基于改進延遲鎖相環(huán)的高速低抖動時鐘電路的開發(fā)與設(shè)計

沈?qū)W鋒

（1.中國石油大學（華東）勝利學院，山東 東營　257061；2.中國石油大學（華東）信息與控制工程學院，山東 東營　257061）

基于改進延遲鎖相環(huán)的高速低抖動時鐘電路的開發(fā)與設(shè)計

沈?qū)W鋒1，2

（1.中國石油大學（華東）勝利學院，山東 東營257061；2.中國石油大學（華東）信息與控制工程學院，山東 東營257061）

文中針對傳統(tǒng)時鐘產(chǎn)生電路精度低且抖動大的問題，開發(fā)與設(shè)計了一種基于改進延遲鎖相環(huán)的時鐘電路。電路仿真結(jié)果表明，當輸入時鐘信號頻率為20～150 MHz時，輸出時鐘信號占空比穩(wěn)定在（50±0.15）%，時鐘抖動在0.8 ps之內(nèi)，不僅實現(xiàn)了精度的增大，且還具有低抖動的功能，滿足了高速高精度 ADC轉(zhuǎn)換器的時鐘要求。

高速模數(shù)轉(zhuǎn)換器；延遲鎖相環(huán)；時鐘電路；高精度低抖動

對于高速模/數(shù)轉(zhuǎn)換器（ADC）轉(zhuǎn)換器而言，采樣頻率與時鐘頻率相關(guān)。隨著ADC轉(zhuǎn)換器往高速度，高精度方向發(fā)展，采樣時鐘的穩(wěn)定性變得更加重要［1-4］。傳統(tǒng)的時鐘電路采用普通鎖相環(huán)（PLL）或由壓控延遲線，用于相位調(diào)整控制信號生成的電荷泵以及檢測輸入信號相位差的鑒相器［5-6］組成的延遲鎖相環(huán)來組成時鐘電路。前者由于相位累積以及由壓控振蕩器（VCO）產(chǎn)生的噪聲而精度較低，后者在對時鐘頻率精度調(diào)整時需要控制電荷泵的匹配，且調(diào)整過程中也會對上升沿和下降沿產(chǎn)生干擾，使時鐘產(chǎn)生較大的抖動。

為了設(shè)計高速低抖動時鐘電路，本文在對由一般延遲鎖相環(huán)［7-9］所構(gòu)成的時鐘電路進行深入探究的基礎(chǔ)上，針對其存在的不足，提出了一種新的時鐘電路設(shè)計方法：首先是將傳統(tǒng)延遲鎖相環(huán)中的鑒相器替換為基于RS鎖存器的鑒相器來進行相位檢測，其利用輸入信號經(jīng)過延遲電路后與自身相與產(chǎn)生窄脈沖，然后窄脈沖經(jīng)過延遲電路后與自身相與并取反得到一個寬脈沖信號，通過這一脈沖信號來追蹤信號的相位差，并鎖定時鐘的上升沿和下降沿，消除了傳統(tǒng)鑒相器由于邏輯元件以及反饋回路延遲導致的鑒相失真，且降低了電路設(shè)計難度。其次用連續(xù)時間積分器取代了原來的電荷泵，避免了由于電荷泵失配以及開關(guān)引起的誤差，生產(chǎn)受工藝參數(shù)影響等導致的誤差而使精度更高，滿足高速高精度模數(shù)轉(zhuǎn)換器的時鐘要求。

1　高速低抖動時鐘電路

1.1時鐘抖動對高速模數(shù)轉(zhuǎn)換器的影響

時鐘產(chǎn)生抖動（jitter）會使發(fā)生抖動的時鐘信號與未發(fā)生抖動的時鐘信號在時域上存在偏差，從而使模數(shù)轉(zhuǎn)換器的采樣頻率發(fā)生紊亂，最終導致模數(shù)轉(zhuǎn)換器采樣的不穩(wěn)定性［10］，使輸出信號存在頻譜毛刺，導致誤碼率上升，限制數(shù)據(jù)結(jié)構(gòu)傳輸效率。隨著輸入時鐘信號頻率的不斷增高，由時鐘抖動而引起的噪聲也逐漸從小頻率下的可忽略噪聲變換到在高頻率下占主導地位而不可忽略，使信噪比（SNR）變小，降低了模數(shù)轉(zhuǎn)換的精度。

1.2高速低抖動時鐘電路系統(tǒng)結(jié)構(gòu)

文中在傳統(tǒng)延遲鎖相環(huán)上改進的延遲鎖相環(huán)基礎(chǔ)上設(shè)計的時鐘電路，其系統(tǒng)結(jié)構(gòu)圖如圖1所示。其功能為對外部輸入時鐘信號，當其占空比不為50%時，對其占空比進行調(diào)整并穩(wěn)定為50%。由圖1可看到，該電路主要分為4個部分。1）是時鐘緩沖放大器電路（Clock buffer），其主要功能是將小擺幅差分輸入時鐘信號轉(zhuǎn)換為時鐘方波；2）是時鐘選擇電路（Clock path select），其功能是對輸入時鐘信號的占空比進行判斷，當占空比為50%時，不用調(diào)整，若不為50%時，調(diào)整為50%。3）是占空比調(diào)整電路（DCS），即對輸入時鐘信號進行調(diào)整；4）是非交疊時鐘產(chǎn)生電路（Nonoverlapping clock），產(chǎn)生滿足不同模數(shù)轉(zhuǎn)換器的時鐘信號。

圖1　時鐘電路系統(tǒng)結(jié)構(gòu)圖

其工作原理為：首先，外部輸入時鐘信號經(jīng)過時鐘緩沖放大器電路從小幅度差分信號轉(zhuǎn)換為方波信號，然后時鐘選擇電路對外部時鐘信號占空比進行判斷，當占空比為50%時，時鐘選擇電平V0對時鐘選擇電路輸出控制信號VEN使占空比調(diào)整電路不工作，同時閉合S1，輸入時鐘信號直接到達非交疊時鐘產(chǎn)生電路，產(chǎn)生滿足不同模數(shù)轉(zhuǎn)換器的時鐘信號。

當占空比不為50%時，時鐘選擇電平V0對時鐘選擇電路輸出控制信號VEN使占空比調(diào)整電路開始工作，同時斷開S1，輸入時鐘信號進入占空比調(diào)整電路，調(diào)整占空比。當輸出信號VOUT占空比達到50%時，占空比調(diào)整電路環(huán)路鎖定，輸出控制信號Vg使S2閉合，輸出信號進入非重疊時鐘產(chǎn)生電路，產(chǎn)生滿足不同模數(shù)轉(zhuǎn)換器的時鐘信號。

2　占空比調(diào)整電路

占空比調(diào)整電路是時鐘電路中最核心的部分，其關(guān)系到整個時鐘系統(tǒng)的速度及精度。如圖1所示，占空比調(diào)解電路由基于RS鎖存器的鑒相器，延遲電路，和基于積分器的占空比檢測電路組成。其工作原理為：首先，外部輸入信號從鑒相器輸入，接著轉(zhuǎn)變成跟相位差成正比例關(guān)系的時鐘信號從鑒相器輸出并形成延遲電路的控制電壓。接著延遲電路在控制電壓的控制下不斷調(diào)節(jié)時鐘信號的上升沿與下降沿的延時，直到輸出時鐘信號占空比為50%，此時RS鎖存器鎖定輸出時鐘信號。三者協(xié)調(diào)共存，形成一個動態(tài)平衡。

2.1基于RS鎖存器的鑒相器

圖2所示為基于RS鎖存器的鑒相器，其中VIN為輸入時鐘，VCDL為調(diào)整信號。原輸入信號進入鑒相器之后分成兩個支路，其中一路經(jīng)過延遲電路后與另一路信號相與取反得到一個窄脈沖信號V1，此時V1的下降沿與VIN的上升沿正好處在同一時間節(jié)點上，這可檢測原信號的上升沿，并通過調(diào)整上升沿來調(diào)整信號的占空比，不僅有利于降低電路的復雜性，且有利于降低時鐘的抖動。同時V1經(jīng)過延遲電路后形成調(diào)整信號VCDL，VCDL經(jīng)過延遲電路后與自身相與取反得到寬脈沖信號V2，此時V2下降沿與VCDL上升沿在時域上相對齊。最后，V1和V2通過RS鎖存器得到了反映輸入信號VIN與調(diào)整信號VCDL相位差的輸出信號VOUT。電路的瞬態(tài)仿真結(jié)果，如圖3所示。

圖2　基于RS鎖存器的鑒相器圖

圖3　鑒相器時序圖

當V1和V2的延時為T/2時，鑒相器產(chǎn)生與VIN和VCDL相位差成線性比例的脈沖信號，信號占空比為50%。

2.2基于積分器的占空比檢測電路

傳統(tǒng)延遲鎖相環(huán)通過電荷泵來消除相位失調(diào)。首先，這要求電荷泵的失配度較小。其次，電荷泵制造過程中也極易受工藝參數(shù)影響［11-13］。所以，文中采用基于聯(lián)系積分器的占空比檢測電路，其電路結(jié)構(gòu)如圖4所示。

圖4　RC積分器占空比檢測電路

其中Vb為參考電壓，VOUT為鑒相器輸出電壓，Vback為檢測電路的輸出電壓。MP1和MN1形成共源放大器，隔離和緩沖積分器輸出信號。在此，為了使整個電路能穩(wěn)定運行，在單周期內(nèi)占空比50%時，Vback在一個周期內(nèi)的凈變化量必須為零，因此取Vb=（VSS+VDD）/2。

當信號一進入積分器，積分器并未立即工作，此時積分電容C2下極板為高電平，P型晶體管MP1處于截止狀態(tài)，信號到輸出節(jié)點之間的連接被斷開，輸出信號Vback為零。隨后積分器開始對輸入信號進行積分，當輸入信號占空比不為50%時，積分器輸出信號為三角波，其上升時間與下降時間不相同。積分器輸出信號通過共源放大器形成控制信號，通過延遲電路調(diào)節(jié)電容的放電時間，控制延遲，不斷調(diào)節(jié)兩輸入信號的延遲差，直到積分器輸出信號占空比穩(wěn)定在50%。

3　電路仿真

文中對所設(shè)計的時鐘電路進行仿真，仿真結(jié)果如圖5和6所示。由圖5可看出，當輸入時鐘信號頻率為80 MHz時，時鐘電路在80 ns內(nèi)就將輸入時鐘信號占空比調(diào)整為50%。圖6（a）和（b）分別為輸入時鐘頻率為120 MHz時，輸入占空比分別為10%和90%時，調(diào)整為占空比等于50%的過程。圖7為輸出時鐘信號的占空比和抖動隨輸入頻率變化關(guān)系。文中在20～150 MHz之間取11個頻率節(jié)點進行仿真實驗，并記錄下每次得到的輸出時鐘信號的占空比跟抖動。圖中數(shù)據(jù)顯示，輸入時鐘信號在20～150 MHz之間時，輸出時鐘信號占空比穩(wěn)定在 （50±0.15）%以內(nèi)，且隨著輸入時鐘信號頻率的增大，輸出時鐘信號抖動逐步減小，當頻率高達120 MHz時，抖動接近為零，最大抖動也小于0.8 ps。與傳統(tǒng)時鐘電路相比，該時鐘電路能調(diào)節(jié)的輸入時鐘信號占空比范圍更大，鎖定時間更短，且能夠抑制時鐘抖動，尤其是在高頻時，其時鐘信號抖動更接近為零。

圖5　時鐘穩(wěn)定輸出波形

圖6　120 MHz，輸入占空比為（a）10%和（b）90%調(diào)整結(jié)果

圖7　輸出時鐘抖動和占空比隨采樣頻率變化曲線

4　結(jié)束語

文中在傳統(tǒng)延遲鎖相環(huán)的基礎(chǔ)上，針對傳統(tǒng)時鐘電路的不足，同時為了滿足高速高精度ADC的要求，開發(fā)與設(shè)計了由改進延遲鎖相環(huán)所組成的高速低抖動時鐘電路，將原來延時鎖相環(huán)中的鑒相器與電荷泵替換為基于RS鎖存器的鑒相器以及連續(xù)積分器占空比檢測電路。仿真結(jié)果表明，當輸入時鐘信號頻率為80 MHz時，時鐘電路在80ns內(nèi)就將輸入時鐘信號占空比調(diào)整為50%，并在輸入時鐘信號頻率為20～150 MHz時，輸出時鐘信號占空比穩(wěn)定在（50±0.15）%，時鐘抖動在0.8 ps之內(nèi)，不僅實現(xiàn)了精度的增大，且還具有低抖動的功能，滿足了高速高精度ADC轉(zhuǎn)換器的時鐘要求。

［1］FAN C W，WU J T.Jitter Measurement and Compensation for Analog-to-Digital Converter［J］.IEEE Transactions on Instrumention and Measurement，2009，58（11）：3874-3884.

［2］KE J W，HUANG SH Y，KWAI D M.A high-resolutionalldigital duty-cycle corrector with a new pulse-widthdetector［C］.IEEEInternationalConferenceonElectronDevicesand Solid-State Circuits，Hong Kong，15-17，Dec.，2010：1-4.

［3］魏豐，王瑞清，王群，等.一種GPS校準的數(shù)字式高精度守時鐘［J］.儀器儀表學報，2011，32（4）：921-926.

［4］GAO W，GAO D，BRASSE D，et al.Precise multiphaseclock generation using low-jitter delay-locked loop techniques for positron emission tomography imaging［J］.IEEE Transactions on Instrumention and Measurement，2009，57（3）：1063-1070.

［5］WANG R M，LIU CH Y，LU Y C.A Low jitterdLL-based pulse width control loop with wide duty cycleadjustment［C］. IEEE Asia Pacific Conference on Circuitsand Systems，Macao，2008：418-423.

［6］HAN S R，LIU S I.A single-path pulse width controlloop with a built-In delay-locked loop［J］.IEEE Journalof Solid-State Circuit，2005，40（5）：1130-1135.

［7］HUANG H Y，LIANG C M，CHIU W M.1%～99%inputduty 50%duty cycle corrector［C］.IEEE InternationalSymposium on Circuits and Systems，Island of Kos，Greece，21-24May，2006：4175-4178.

［8］RYU K H，JUNG D H，JUNG S O.A DLL based clockgenerator for low-power mobile soCs［J］.IEEE Transactions on Instrumention and Measurement，2010，56（3）：1950-1956.

［9］史凱運，雷振亞，侯建強.鎖相環(huán)產(chǎn)生具有高線性度三角調(diào)頻信號的方法［J］.電子科技，2015，28（2）：147-149.

［10］常博皓，林永嘉.鎖相環(huán)電源噪聲激起的抖動靈敏度研究［J］.電子科技，2014，27（2）：62-65.

［11］徐鳴遠，沈曉峰，朱璨，等.一種用于高速高精度A/D轉(zhuǎn)換器的時鐘穩(wěn)定電路［J］.微電子學，2010，40（5）：310-312.

［12］吳義華，楊俊峰，鄧美彩.幾種利用ADC采樣測量時鐘抖動方法的比較［J］.電子測量與儀器學報，2007，21（2）：70-75.

［13］屈八一，周渭.高精度時間間隔測量儀的研制［J］.儀器儀表學報，2009，30（7）：1476-1480.

Development and design of high-speed and low-jitter clock circuit based on improved delayedPLL

SHEN Xue-feng1，2
（1.Shengli College China University of Petroleum，Dongying 257061，China；2.Information and Control Engineering，China University of Petroleum，Dongying 257061，China）

In this paper，a clock generating circuit based on the improved PLL clock circuit is developed and designedfor the low precision and high jitter of the traditional clock circuit.And the circuit simulation results show that when the input clock signal frequency is 20 MHz to 150 MHz，the output clock signal duty cycle stabilizer in（50±0.15）%，and clock jitter is under 0.8 ps.It not only achieve increased accuracy，but also has low shake function，to meet the high-speed high-precision ADC converter clock requirements.

High-speed ADC；delay locked loop；clock circuit；high-precision；low-jitter

TP

A

1674-6236（2016）09-0048-03

2015-12-23稿件編號：201512228

中央高?；究蒲袠I(yè)務費專項資金資助（15CX02103A）

沈?qū)W鋒（1973—），女，山東淄博人，碩士，講師。研究方向：電力系統(tǒng)及其自動化。