寄生電阻對(duì)DC-DC變換器性能影響的研究

苑　紅，丁新平，王伯榮，牟　偉，楊　超

（青島理工大學(xué)自動(dòng)化工程學(xué)院，青島266520）

DOI：10.13234/j.issn.2095-2805．2016．1．80中圖分類號(hào)：TM302.1文獻(xiàn)標(biāo)志碼：A

寄生電阻對(duì)DC-DC變換器性能影響的研究

苑紅，丁新平，王伯榮，牟偉，楊超

（青島理工大學(xué)自動(dòng)化工程學(xué)院，青島266520）

研究了DC-DC變換器電壓增益、工作效率和元器件、電路板（PCB）寄生電阻之間的數(shù)量關(guān)系。以Zeta變換器為例運(yùn)用狀態(tài)空間平均法研究了電路增益、效率的影響因素，推導(dǎo)出增益和效率與電路參數(shù)（包括寄生電阻）的關(guān)系式；分析DC-DC電路電壓增益跌落和效率下降的根源，分別研究各元器件寄生電阻、PCB環(huán)路寄生電阻對(duì)電壓增益及效率造成的影響，推導(dǎo)出各寄生電阻對(duì)電壓增益、效率影響的比重，為電路設(shè)計(jì)及有選擇地進(jìn)行優(yōu)化提供了理論依據(jù)；最后，實(shí)驗(yàn)室搭建2臺(tái)50 W的電路樣機(jī)進(jìn)行仿真及實(shí)驗(yàn)。實(shí)驗(yàn)結(jié)果驗(yàn)證理論分析的正確性。

DC-DC變換器；電壓增益；工作效率；寄生電阻

Project Supported by Natural Science Foundation of China（51477079）；China Postdoctoral Science Foundation （2013M531598）

引言

DC-DC變換器作為一種基本變換器因其結(jié)構(gòu)簡(jiǎn)單、效率高而被廣泛應(yīng)用于工業(yè)儀器儀表、辦公自動(dòng)化、醫(yī)療設(shè)備、軍事、航天等領(lǐng)域，但實(shí)際工程中由于設(shè)計(jì)不當(dāng)，容易出現(xiàn)電壓增益跌落、效率下降等現(xiàn)象，這不僅影響了DC-DC變換器的工作質(zhì)量，而且限制了其應(yīng)用范圍。變換器設(shè)計(jì)過(guò)程中存在的缺陷，如元器件、PCB環(huán)路存在寄生電阻，均是造成上述不良現(xiàn)象的直接因素。寄生電阻對(duì)DC-DC變換器增益、效率影響方面的研究相對(duì)較少，大部分均以工程經(jīng)驗(yàn)為依據(jù)，相關(guān)理論分析依然成為亟待解決的問(wèn)題。

本文以狀態(tài)空間平均法推導(dǎo)了Zeta變換器電壓增益、效率數(shù)學(xué)表達(dá)式。分析元器件、PCB環(huán)路寄生電阻對(duì)變換器性能影響，探究電壓增益跌落和工作效率下降的根源所在，為電路的優(yōu)化設(shè)計(jì)及參數(shù)選型給出定量化理論依據(jù)及指導(dǎo)性建議。通過(guò)仿真和樣機(jī)實(shí)驗(yàn)驗(yàn)證理論分析的正確性。

1　Zeta電路工作原理

本文以Zeta變換器為例探究變換器電壓增益、效率的影響因素，定量分析各部分寄生電阻對(duì)電路性能造成的影響。圖1所示為Zeta變換器原理。

圖1　Zeta DC-DC變換器Fig.1 Converter of chopper Zeta

Zeta變換器存在CCM和DCM2種工作模式，本文主要研究基于CCM模式的Zeta變換器電路電壓增益、效率與各元器件、PCB環(huán)路的寄生電阻的關(guān)系。圖2為CCM模式下2種工作狀態(tài)等效電路。

圖2　變換器等效電路Fig.2 Equivalent circuit of converter

狀態(tài)1：如圖2（a），開(kāi)關(guān)管S導(dǎo)通時(shí)，電源Vg向L1充電，經(jīng)C1、L2向負(fù)載供電，L1、L2儲(chǔ)能，二極管VD反向截止。

狀態(tài)2：如圖2（b），開(kāi)關(guān)管S關(guān)斷時(shí)，L1經(jīng)VD 向C1充電，L2經(jīng)VD續(xù)流［1］。

穩(wěn)態(tài)時(shí)由電感伏秒平衡定理可推出理想情況下變換器的電壓增益B為

式中：D為開(kāi)關(guān)管S的占空比，通過(guò)調(diào)節(jié)D，可實(shí)現(xiàn)輸出電壓的任意可調(diào)；Vg為輸入電壓；Vo為輸出電壓。

2　寄生電阻對(duì)電壓增益、效率的影響

考慮電感、電容和環(huán)路寄生電阻情況下，分析寄生電阻對(duì)Zeta變換器電壓增益、效率的影響，由狀態(tài)空間平均法建立其數(shù)學(xué)模型推導(dǎo)電壓增益、效率的表達(dá)式。

2.1元件寄生電阻對(duì)變換器影響

模型中考慮電感、電容的寄生電阻r1、r2、R1、R2。選取電感電流iL1、iL2和電容電壓vC1、vC2為狀態(tài)變量，輸入電壓Vg、二極管管壓降Vd、負(fù)載電流io、開(kāi)關(guān)管占空比D為模型的輸入信號(hào)，負(fù)載電阻為RL。圖3為Zeta變換器不同狀態(tài)的等效電路。

圖3　Zeta變換器等效電路Fig.3 Equivalent circuit of Zeta converter

綜合2種狀態(tài)的環(huán)路方程，由狀態(tài)空間平均法可得Zeta等效電路狀態(tài)方程為

系統(tǒng)穩(wěn)態(tài)時(shí)，可由系統(tǒng)靜態(tài)工作點(diǎn)AX+BU=0求得系統(tǒng)穩(wěn)態(tài)工作時(shí)的變換器的電壓增益B，即

由式（4）可知，變換器升壓增益與Vd、r1、r2、R1、R2有關(guān)，取Vg=9 V，Vd=0.7 V，RL=10 Ω，得儲(chǔ)能元件寄生電阻對(duì)電壓增益的影響曲線如圖4所示。圖4中寄生電阻取值由雙臂電橋測(cè)量所得。

由圖4（a）曲線可知，與理想狀態(tài)相比，考慮元器件寄生電阻時(shí)，變換器的電壓增益出現(xiàn)下降。當(dāng)r1、r2取0時(shí)，電壓增益改善，接近理想狀態(tài)；當(dāng)R1、R2=0時(shí)，電壓增益提升小。和電容寄生電阻相比較，電感寄生電阻對(duì)電路電壓增益和效率影響較大，這與電容寄生電阻值數(shù)量級(jí)小相吻合，電感元件的寄生電阻較之電容元件的寄生電阻對(duì)電路影響更明顯。圖4（b）為僅考慮電感寄生電阻時(shí)電壓增益曲線，綜合式（4）知，當(dāng)D＞0.5時(shí)，即變換器在

圖4　儲(chǔ)能元件寄生電阻對(duì)電壓增益的影響Fig.4 Influence of parasitic resistance to voltage gain

升壓模式下，電感L1的寄生電阻對(duì)電壓增益影響大；反之，當(dāng)D＜0.5時(shí)，變換器工作在降壓模式時(shí)，電感L2的寄生電阻對(duì)其影響大。

穩(wěn)態(tài)工作時(shí)，變換器工作效率η為

式中：Pout為變換器輸出功率；Pin為變換器輸入功率。儲(chǔ)能元件寄生電阻對(duì)變換器工作效率的影響如圖5所示。

圖5（a）為考慮不同元器件寄生電阻時(shí)變換器效率對(duì)比曲線，由此可見(jiàn)，電感寄生電阻相比電容寄生電阻對(duì)效率影響更大。圖5（b）為僅考慮電感寄生電阻時(shí)效率曲線，分析可知在D＞0.5時(shí)，減小r1，對(duì)效率提升明顯；反之D＜0.5，減小r2，對(duì)變換器效率提升明顯。變換器效率曲線和電壓增益曲線完全吻合，對(duì)電路的優(yōu)化設(shè)計(jì)具有一定的理論指導(dǎo)意義。

圖5　儲(chǔ)能元件寄生電阻對(duì)變換器工作效率的影響Fig.5 influence of parasitic resistance to work efficiency

變換器中，應(yīng)盡量減少電感、電容寄生電阻，以改善電壓增益跌落、減少功率損耗。相比于電容寄生電阻，電感寄生電阻對(duì)電路性能影響大，設(shè)計(jì)電路時(shí)，電感的選擇直接影響到電路性能的優(yōu)劣。在不影響電路正常工作的情況下，選擇高磁導(dǎo)率磁性材料，減少繞線匝數(shù)、雙線并饒等優(yōu)化措施減小電感的寄生電阻。在Zeta變換器中，首先確定其額定工作環(huán)境（升壓或降壓），然后有針對(duì)性地優(yōu)化電感L1或L2以最大限度地發(fā)揮變換器性能。其他變換器分析過(guò)程與此類同。

2.2環(huán)路電阻對(duì)變換器性能影響

繪制PCB電路板時(shí)，變換器的環(huán)路大小、布線狀況將影響變換器的電壓增益與效率。環(huán)路寄生電阻等效電路如圖6所示。提取對(duì)變換器較大影響的布線區(qū)域寄生電阻re，分析其對(duì)變換器電壓增益、效率的影響。為了分析問(wèn)題的方便，先不考慮元器件寄生電阻，只考慮布局布線的寄生電阻。

圖6　環(huán)路寄生電阻等效電路Fig.6 Equivalent circuit of the loop parasitic resistance

圖6（a）所示為考慮線路寄生電阻的電路圖，圖6（b）為其集總參數(shù)模型。同第2.1節(jié)運(yùn)用狀態(tài)空間平均法建立變換器數(shù)學(xué)模型，推導(dǎo)出電壓增益、工作效率表達(dá)式為

其中：

由式（6）、式（7）可知，PCB環(huán)路的寄生電阻亦能夠?qū)﹄妷涸鲆妗⑿十a(chǎn)生影響。為了更直觀地研究環(huán)路寄生電阻對(duì)變換器的影響，分別繪制了2塊PCB板，通過(guò)提取2電路板寄生電阻參數(shù)，得到Zeta變換器環(huán)路寄生參數(shù)如表1所示。

表1　PCB布線寄生電阻值Tab.1 The parameters value of PCB wiring

圖7　環(huán)路寄生電阻對(duì)電壓增益、效率的影響Fig.7 Influence of parasitic resistance to voltage gain and work efficiency

根據(jù)表1并結(jié)合式（4）繪制變換器電壓增益曲線及效率曲線，如圖7所示。

圖7（a）可見(jiàn)，環(huán)路寄生電阻re在開(kāi)關(guān)管占空比D較小時(shí)對(duì)電壓增益影響較小。當(dāng)D＞0.8時(shí)，較劣環(huán)路的電路板電壓增益出現(xiàn)跌落，而較優(yōu)環(huán)路的電路板則基本沒(méi)有影響；當(dāng)D＞0.9時(shí)，較劣環(huán)路寄生電阻可導(dǎo)致電壓增益明顯跌落。由圖（b）可見(jiàn)，占空比D＜0.5時(shí)，環(huán)路寄生電阻re對(duì)變換器工作效率影響不明顯；當(dāng)D＞0.5時(shí)，環(huán)路寄生電阻愈發(fā)影響變換器效率；而當(dāng)D＞0.8時(shí)，PCB環(huán)路布局的優(yōu)劣可造成變換器效率相差5%之多。

PCB布局時(shí)應(yīng)盡可能地減小變換器中大電流、高頻電流環(huán)路，使PCB中的功率線路粗且短，以減小環(huán)路寄生電阻，改善電壓增益、提高工作效率。PCB布局布線時(shí)，環(huán)路寄生電感等對(duì)電路EMI影響的研究不在本文研究范圍之內(nèi)，本文重點(diǎn)研究寄生電阻對(duì)變換器電壓增益以及效率的影響。

3　仿真和實(shí)驗(yàn)

為驗(yàn)證上述公式推導(dǎo)及理論分析的正確性，通過(guò)仿真軟件和樣機(jī)實(shí)驗(yàn)對(duì)其進(jìn)行驗(yàn)證。仿真和實(shí)驗(yàn)電路參數(shù)如表2。

表2　仿真和實(shí)驗(yàn)參數(shù)Tab.2 Parameters of simulation and experiment

3.1仿真結(jié)果

如圖8所示為仿真原理示意，圖9、圖10為D= 0.7時(shí)開(kāi)環(huán)仿真波形（D=0.7理想狀態(tài)時(shí)電壓增益應(yīng)為B=2.333）。

圖8　仿真原理示意Fig.8 Schematic diagram of simulation Principle

仿真時(shí)，電容寄生電阻R1、R2對(duì)電路影響較小，這里主要仿真分析電感寄生電阻r1、r2對(duì)電路的影響，圖9分別是r1=r2=0.2 Ω和r1=r2=0.1 Ω的仿真波形。

圖9　改變電感寄生電阻仿真結(jié)果Fig.9 Simulation results of changing inductance parasitic resistance

由圖9（a）的仿真結(jié)果可知，電壓增益B=2.028；效率η=82.5%，圖9（b）中降低電感L1、L2寄生電阻，電壓增益B=2.151；效率η=86.7%。由此可見(jiàn)，降低電感寄生電阻能夠改善電壓增益、提高工作效率，與理論分析基本相符。

圖10為忽略電感、電容寄生電阻對(duì)電路的影響，只研究PCB環(huán)路寄生電阻對(duì)電壓增益、效率影響的仿真波形圖，由圖10（a）較劣環(huán)路仿真波形得，電壓增益B=2.184；效率η=87.7%。圖10（b）為較優(yōu)環(huán)路仿真波形得，電壓增益B=2.256；效率η=94.4%。通過(guò)對(duì)比可知，降低環(huán)路寄生電阻可改善變換器電壓增益、提高工作效率，與理論分析基本相吻合。

圖10　改變環(huán)路寄生電阻仿真結(jié)果Fig.10　Simulation results of changing loop parasitic resistance

圖11為r1=r2=0.2 Ω和r1=r2=0.1 Ω的仿真波形。當(dāng)輸入電壓Vg為9 V時(shí)，同樣穩(wěn)壓輸出21 V。電感寄生電阻為0.2 Ω時(shí)，占空比D需要達(dá)到0.736 3才能滿足輸出，電感寄生電阻為0.1 Ω時(shí)，D= 0.718 6就可以達(dá)到穩(wěn)壓輸出21 V。

圖11　輸入、輸出電壓與占空比的閉環(huán)仿真波形Fig.11 Closed loop simulation curves of input voltage，output voltage with duty

3.2實(shí)驗(yàn)結(jié)果

2臺(tái)50W實(shí)驗(yàn)樣機(jī)如圖12所示。圖中上側(cè)為較劣PCB環(huán)路，單面板繪制，下側(cè)為較優(yōu)PCB環(huán)路，雙面板繪制，對(duì)兩臺(tái)樣機(jī)進(jìn)行對(duì)比驗(yàn)證，并在較優(yōu)環(huán)路下，比較了r1、r2對(duì)變換器性能的影響。電路參數(shù)如表2所示，相關(guān)實(shí)驗(yàn)數(shù)據(jù)如表3所示。開(kāi)環(huán)實(shí)驗(yàn)波形如圖13所示，輸入、輸出電壓與占空比的閉環(huán)實(shí)驗(yàn)波形如圖14所示。

圖12　實(shí)驗(yàn)樣機(jī)Fig.12 Experimental prototype

表3　實(shí)驗(yàn)數(shù)據(jù)Tab.3 The experimental data

由表3可知，優(yōu)化環(huán)路與減小電感寄生電阻可改善變換器電壓增益、提高工作效率，由圖14可知，相同的輸入電壓，寄生參數(shù)較大的樣機(jī)需要更多的占空比輸出才能達(dá)到相同的輸出電壓。與之前理論分析及仿真結(jié)果基本相符。

由此，設(shè)計(jì)變換器時(shí)應(yīng)盡可能優(yōu)化電路板布局布線，減小高頻環(huán)路，使功率線粗且短，減小環(huán)路寄生電阻，選擇較小寄生電阻的電感等儲(chǔ)能元器件，如電感繞線可采用高磁導(dǎo)率、低電阻率材料或是雙匝繞線繞制。改善變換器電壓增益、提高工作效率，減少變換器損耗。

圖13　實(shí)驗(yàn)波形Fig.13 Experimental waveforms

圖14　輸入、輸出電壓與占空比的閉環(huán)實(shí)驗(yàn)波形Fig.14 Closed loop experimental waveforms of input voltage，output voltage with duty

4　結(jié)語(yǔ)

本文以Zeta變換器為例研究元器件及PCB環(huán)路寄生電阻對(duì)DC-DC變換器電壓增益、效率的影響，由狀態(tài)空間平均法建立其數(shù)學(xué)模型，定量分析變換器電壓增益和效率的表達(dá)式，對(duì)電路設(shè)計(jì)及參數(shù)選型給出指導(dǎo)性建議，分析了各寄生電阻對(duì)電壓增益、效率造成的影響，推導(dǎo)出各個(gè)元器件寄生電阻對(duì)變換器電壓增益、效率影響的比重，為設(shè)計(jì)變換器時(shí)，有選擇地進(jìn)行電路優(yōu)化提供了理論依據(jù)。最后進(jìn)行仿真與樣機(jī)實(shí)驗(yàn)驗(yàn)證理論分析正確性。

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Research on Effect on DC-DC Converter Caused by Parasitic Resistance

YUAN Hong，DING Xinping，WANG Borong，MOU Wei，YANG Chao
（College of Automation Engineering，Qingdao Technological University，Qingdao 266520，China）

This paper discusses numerical quantitative relation ship among voltage gain，work efficiency and components and circuit board parasitic of DC-DC converter. Firstly it uses Zeta converter as an example to discover influence factors on voltage gain and work efficiency using state space averaging method and establishe expressions regarding gain，efficiency with circuit parameters including parasitic resistance. Then，the reasons why voltage gain drops and efficiency declines are investigated. The impacts on voltage gain and efficiency of components and PCB loop parasitic resistance are studied to get the ratio of impacts of each parasitic resistance on voltage gain and efficiency. Thus，the ratio can provide theoretical basis for circuit design and selecting optimal circuits. Finally，two circuit prototypes of 50 W are built in the lab，and the combining simulation and experimental results verify the accuracy of theoretical analysis.

DC-DC converter；voltage gain；work efficiency；parasitic resistance

苑紅

2015-07-30

國(guó)家自然科學(xué)基金資助項(xiàng)目（51477079）；中國(guó)博士后科學(xué)基金資助項(xiàng)目（2013M531598）

苑紅（1990-），男，碩士研究生，研究方向?yàn)殡娏﹄娮油負(fù)浣Y(jié)構(gòu)及新型單級(jí)可升壓逆變電路研究，E-mail∶yuanhong6075 @163.com。

丁新平（1975-），男，通信作者，博士，副教授，研究方向?yàn)樾履茉窗l(fā)電電能轉(zhuǎn)換、DC-DC高效轉(zhuǎn)換電路及新型單級(jí)可升壓逆變電路研究，E-mail∶dxinping@126. com。

王伯榮（1989-），男，碩士研究生，研究方向?yàn)樾滦蛦渭?jí)可升壓逆變電路研究，E-mail∶wbr6ts@163.com。

牟偉（1989-），男，碩士研究生，研究方向?yàn)樾滦蛦渭?jí)可升壓逆變電路研究，E-mail∶mouwei6666@126.com。

楊超（1990-），男，碩士研究生，研究方向?yàn)樾滦蛦渭?jí)可升壓逆變電路研究，E-mail∶xinqijiayu@163.com。