基于FPGA的電子密碼鎖設(shè)計

戴　彥

(唐山學(xué)院 智能與信息工程學(xué)院，河北 唐山 063020)

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基于FPGA的電子密碼鎖設(shè)計

戴彥

(唐山學(xué)院 智能與信息工程學(xué)院，河北 唐山 063020)

摘要：基于FPGA設(shè)計的電子密碼鎖，運用EDA技術(shù)自頂向下的方法，采用硬件描述語言VHDL實現(xiàn)了密碼鎖的解鎖、密碼修改、報警提示及液晶顯示功能。硬件測試結(jié)果表明，密碼鎖功能豐富、操作簡單、安全性高、易于維護和升級。

關(guān)鍵詞：密碼鎖；FPGA；VHDL；EDA技術(shù)

當(dāng)前，傳統(tǒng)機械鎖的安全性能已經(jīng)不能滿足用戶需求，電子密碼鎖由于其保密性好、安全系數(shù)高，受到廣大用戶的青睞[1]。

筆者基于FPGA設(shè)計的電子密碼鎖，用FPGA構(gòu)造系統(tǒng)，所有算法完全由硬件電路來實現(xiàn)，使得系統(tǒng)的工作可靠性大為提高。由于FPGA具有現(xiàn)場可編程功能，當(dāng)設(shè)計需要更改時，只需更改FPGA中的控制電路和接口電路，利用EDA工具將更新后的設(shè)計下載到FPGA中即可，無需更改外部電路的設(shè)計，大大提高了設(shè)計的效率，同時使電子密碼鎖具有更高的安全性和可靠性[2]。

1電子密碼鎖的系統(tǒng)設(shè)計

本系統(tǒng)設(shè)計主要包括硬件設(shè)計和軟件設(shè)計兩部分?；赒uartusII軟件開發(fā)平臺，使用VHDL語言，運用自頂向下的設(shè)計方法，根據(jù)整個系統(tǒng)性能的描述和要求，密碼鎖主控模塊包含5個模塊設(shè)計：控制器模塊、計數(shù)器模塊、寄存器模塊、比較器模塊、編碼器模塊。其結(jié)構(gòu)框圖如圖1所示。

圖1　電子密碼鎖結(jié)構(gòu)框圖

2電子密碼鎖的模塊設(shè)計

2.1控制器模塊設(shè)計

控制器模塊采用有限狀態(tài)機設(shè)計[3-5]，將系統(tǒng)分為7個狀態(tài)，即開鎖狀態(tài)(outlock)、安鎖狀態(tài)(inlock)、輸入密碼狀態(tài)(ps_input)、密碼初驗正確狀態(tài)(ps_right)、密碼初驗錯誤狀態(tài)(ps_wrong)、報警狀態(tài)(alarm)及修改密碼狀態(tài)(ps_change)。狀態(tài)轉(zhuǎn)換圖如圖2所示。

圖2　控制器模塊狀態(tài)轉(zhuǎn)換圖

系統(tǒng)初始狀態(tài)是安鎖狀態(tài)。當(dāng)系統(tǒng)復(fù)位有效時，進入安鎖狀態(tài)。當(dāng)系統(tǒng)處于開鎖狀態(tài)，輸入ps_ch信號時，系統(tǒng)進入修改密碼狀態(tài)；若輸入lock信號，進入安鎖狀態(tài)，鎖閉合；在安鎖狀態(tài)，輸入start信號，進入輸入密碼狀態(tài)；在輸入密碼狀態(tài)，由ps_i密碼脈沖作為計數(shù)時鐘，計數(shù)值輸出作為寄存器地址，當(dāng)計數(shù)器記到3時，返回計數(shù)滿信號cin，如果密碼內(nèi)容和長度均正確，進入密碼初驗正確狀態(tài)，如果密碼錯誤，進入密碼初驗錯誤狀態(tài)；在密碼初驗正確狀態(tài)，輸入確認信號enter時，進入開鎖狀態(tài)；在密碼初驗錯誤狀態(tài)，輸入確認信號enter時，進入報警狀態(tài)；在報警狀態(tài)，warn信號等于1，如果輸入清除報警信號off_al，則進入安鎖狀態(tài)。

2.2計數(shù)器模塊設(shè)計

本系統(tǒng)所設(shè)計的計數(shù)器是一個單向計數(shù)器，帶有異步清零端和計數(shù)滿指示端，模值為4。此模塊作用有兩個：計數(shù)值輸出作為寄存器的地址輸入；計數(shù)滿指示送入控制模塊，表示密碼長度是否滿足。

2.3寄存器模塊設(shè)計

寄存器模塊的功能是存儲密碼。寄存器模塊中有4個寄存器，可存儲4個BCD碼形式的密碼數(shù)據(jù)。如果要擴展密碼的長度，先要增加寄存器的個數(shù)，此外，計數(shù)器模塊的模值也要相應(yīng)地增加。

2.4比較器模塊設(shè)計

在數(shù)字密碼中，比較器模塊的功能是對編碼器模塊的輸出和寄存器模塊的輸出進行比較，然后將比較的結(jié)果送入到控制器模塊。比較的具體工作原理是：當(dāng)比較結(jié)果相等時，cmp_r的輸出為1；當(dāng)比較結(jié)果不相等時，cmp_r的輸出為0。

2.5編碼器模塊設(shè)計

在數(shù)字密碼器中，有0-9共10個鍵，可以用10位二進制數(shù)表示，而寄存器中數(shù)據(jù)存儲格式為BCD碼，所以需要轉(zhuǎn)換。編碼器模塊的主要功能是將10位二進制數(shù)編碼為BCD碼，然后將編碼結(jié)果送入到比較器模塊和寄存器模塊。此外，編碼器還需要將輸入的跳變檢測出來，將密碼脈沖ps_i送入到控制模塊。

3電子密碼鎖功能仿真與分析

3.1仿真波形

EDA仿真軟件的使用可有效地驗證系統(tǒng)功能，發(fā)現(xiàn)并糾正存在的錯誤，識別數(shù)據(jù)沖突等設(shè)計缺陷，從而幫助設(shè)計者完善設(shè)計方案，消除組合邏輯電路中的競爭和冒險，并優(yōu)化系統(tǒng)速度[6-7]。

密碼鎖頂層模塊修改密碼狀態(tài)仿真如圖3所示。當(dāng)按下“ps_ch”鍵，進入修改密碼狀態(tài)(ps_chang狀態(tài)變?yōu)楦唠娖?，由“key_in”輸入4位密碼，按確認“enter”鍵。密碼被修改，新密碼即為剛輸入的密碼。

圖3　密碼修改功能仿真波形

密碼鎖頂層模塊報警狀態(tài)仿真如圖4所示。當(dāng)按下“l(fā)ock”鍵，進入上鎖狀態(tài)(inlock狀態(tài)變?yōu)楦唠娖?，key變?yōu)楦唠娖?，按下“start”鍵進入輸入密碼狀態(tài)(ps_input狀態(tài)變?yōu)楦唠娖?，由“key_in”輸入4位密碼，輸入的密碼與鎖的密碼不相同，進入密碼錯誤狀態(tài)(ps_wrong變?yōu)楦唠娖?，按確認“enter”鍵，進入報警狀態(tài)(alarm變?yōu)楦唠娖?。

圖4　報警功能仿真波形

密碼鎖頂層模塊開鎖狀態(tài)仿真如圖5所示。當(dāng)按下“l(fā)ock”鍵，進入上鎖狀態(tài)(inlock狀態(tài)變?yōu)楦唠娖?，key變?yōu)楦唠娖?，按下“start”鍵進入輸入密碼狀態(tài)(ps_input狀態(tài)變?yōu)楦唠娖?，由“key_in”輸入4位密碼，輸入的密碼與鎖的密碼相同，進入密碼正確狀態(tài)(ps_right變?yōu)楦唠娖?，按確認“enter”鍵，進入開鎖狀態(tài)(outlock變?yōu)榈碗娖?，key由高電平變?yōu)榈碗娖?。

圖5　密碼鎖開鎖仿真波形

3.2結(jié)果分析

通過仿真后，進行硬件測試。在閉鎖時，若輸入密碼正確，密碼鎖打開，此時可以重置或修改密碼；

若輸入錯誤，顯示密碼錯誤信息，蜂鳴器報警，此時可以通過鍵盤按鍵來關(guān)閉警報，系統(tǒng)運行正常。硬件測試結(jié)果表明，密碼鎖達到設(shè)計要求，且為設(shè)計升級留下了空間。

4結(jié)論

本文基于FPGA的電子密碼鎖的設(shè)計方案和實現(xiàn)方法，可以實現(xiàn)密碼鎖4位密碼的修改、重置、開鎖、報警功能，滿足日常生活的需要，且系統(tǒng)體積小，結(jié)構(gòu)簡單，安全性高，保密性強，成本低，便于維護和升級，有良好的應(yīng)用前景。

參考文獻：

[1]頡洪睿，孫丹丹，魏學(xué)軍.基于CPLD的智能密碼鎖設(shè)計與實現(xiàn)[J].實驗室研究與探索，2015，34(11)：99-102.[2]楊彪，韓升，孫碩，等.基于FPGA的數(shù)字密碼鎖[J].電子技術(shù)與軟件工程，2015(2)：217-218.

[3]宋澤明，陳文楷.基于VHDL的有限狀態(tài)機設(shè)計[J].北京工業(yè)大學(xué)學(xué)報，2005，31(1)：21-24.

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[5]董秀潔，楊艷，周游.FPGA/CPLD選型與設(shè)計優(yōu)化[J].化工自動化及儀表，2009，36(3)：60-63.

[6]秦磊華，王小蘭.EDA仿真在組成原理設(shè)計性實驗中的應(yīng)用[J].實驗室研究與探索，2009，28(4)：79-82.

[7]董秀潔，楊艷，周游.FPGA/CPLD選型與設(shè)計優(yōu)化[J].化工自動化儀表，2009，36(3)：60-63.

(責(zé)任編校：夏玉玲)

The FPGA-Based Design of Electronic Combination Locks

DAI Yan

(College of Intelligence and Information Engineering， Tangshan University， Tangshan 063020， China)

Abstract：Based on FPGA， the author of this paper has designed a kind of digital combination lock with the top-down design EDA method and VHDL to unlock the combination lock，sett the password，warn failures and display with LCD. The results show that the combination lock has the advantages of rich functions， easy operation， high security， great reliability， and effortless maintenance and upgrade.

Key Words：password lock； FPGA； VHDL； EDA

中圖分類號：TP271+.5

文獻標(biāo)志碼：A

文章編號：1672-349X(2016)03-0038-03

DOI：10.16160/j.cnki.tsxyxb.2016.03.012

戴彥(1982-)，女，河北唐山人，講師，碩士，主要從事計算機控制研究。