雷達(dá)信號(hào)模擬器的中頻信號(hào)產(chǎn)生器設(shè)計(jì)

李詩(shī)琪

(西安電子科技大學(xué) 電子信息攻防對(duì)抗與仿真重點(diǎn)實(shí)驗(yàn)室,陜西 西安　71007)

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雷達(dá)信號(hào)模擬器的中頻信號(hào)產(chǎn)生器設(shè)計(jì)

李詩(shī)琪

(西安電子科技大學(xué) 電子信息攻防對(duì)抗與仿真重點(diǎn)實(shí)驗(yàn)室,陜西 西安71007)

摘要針對(duì)偵察系統(tǒng)性能指標(biāo)的檢測(cè),雷達(dá)信號(hào)模擬器是常用工具,而其以中頻信號(hào)產(chǎn)生模塊為主。采用ADSPBF533與高性能FPGA硬件平臺(tái),利用直接數(shù)字頻率合成技術(shù)產(chǎn)生各種雷達(dá)中頻信號(hào)波形數(shù)據(jù),生成雷達(dá)中頻信號(hào),再經(jīng)過(guò)對(duì)該中頻信號(hào)進(jìn)行變頻、放大、濾波,即可形成模擬雷達(dá)信號(hào),一個(gè)中頻信號(hào)產(chǎn)生模塊包括1塊通信控制板和3塊中頻信號(hào)產(chǎn)生模塊,并可同時(shí)模擬出12部雷達(dá)中頻信號(hào)。

關(guān)鍵詞雷達(dá)信號(hào)模擬器;中頻信號(hào)產(chǎn)生器;直接數(shù)字頻率合成

雷達(dá)信號(hào)環(huán)境模擬器能夠產(chǎn)生各種類(lèi)型雷達(dá)輻射信號(hào),為電子偵測(cè)設(shè)備提供大量、復(fù)雜、多種類(lèi)的雷達(dá)信號(hào),構(gòu)建既定的復(fù)雜雷達(dá)信號(hào)的電磁環(huán)境,以便準(zhǔn)確評(píng)估雷達(dá)偵察設(shè)備的技術(shù)戰(zhàn)術(shù)指標(biāo)和效能。

1雷達(dá)中頻信號(hào)產(chǎn)生器

在雷達(dá)信號(hào)環(huán)境模擬器的組成中,核心部分就是雷達(dá)中頻信號(hào)產(chǎn)生器。其按雷達(dá)信號(hào)要求在中頻產(chǎn)生各種所需的信號(hào),包括信號(hào)的類(lèi)型、脈沖參數(shù)、調(diào)制參數(shù)、天線(xiàn)掃描參數(shù)[1]等,之后再通過(guò)變頻、放大等步驟實(shí)現(xiàn)模擬雷達(dá)參數(shù)的發(fā)射,生成雷達(dá)信號(hào)模型以供被試設(shè)備使用。

1.1中頻分系統(tǒng)硬件組成

雷達(dá)環(huán)境模擬器中頻分系統(tǒng)的組成原理如圖1所示。

整個(gè)系統(tǒng)的工作流程是:通信與控制模塊上電查詢(xún)信號(hào)產(chǎn)生板卡編號(hào)并輪詢(xún)自檢四通道;再通過(guò)SPI串行總線(xiàn)將四通道雷達(dá)信號(hào)參數(shù)全部傳送到信號(hào)產(chǎn)生板卡的DSP;DSP接受數(shù)據(jù)、并解析,然后進(jìn)行預(yù)處理和模式選擇控制,在FPGA發(fā)送的外部中斷到來(lái)時(shí),將對(duì)應(yīng)通道的參數(shù)發(fā)送到指定地址中;FPGA接受到對(duì)應(yīng)通道的脈沖參數(shù),利用內(nèi)部的波形合成模塊產(chǎn)生相應(yīng)的雷達(dá)脈沖數(shù)字信號(hào),并將其傳送給數(shù)模轉(zhuǎn)換芯片產(chǎn)生模擬信號(hào);再對(duì)模擬信號(hào)進(jìn)行濾波、衰減控制、合路后輸出。

雷達(dá)中頻信號(hào)產(chǎn)生器利用DDS技術(shù)構(gòu)建,產(chǎn)生所需要的雷達(dá)中頻脈沖波形數(shù)據(jù)。每個(gè)雷達(dá)中頻信號(hào)產(chǎn)生器有5個(gè)板卡,包括一個(gè)通信與控制模塊板卡,3個(gè)信號(hào)產(chǎn)生模塊板卡和一塊母板。在DSP芯片選型時(shí)應(yīng)考慮芯片的計(jì)算速度、運(yùn)算精度、外部資源、功耗等方面因素,為使處理器各項(xiàng)性能滿(mǎn)足雷達(dá)信號(hào)環(huán)境模擬器的設(shè)計(jì)要求,同時(shí)處于功耗和成本方面的考慮,設(shè)計(jì)選擇ADI公司的Blackfin系列DSP芯片BF533來(lái)實(shí)現(xiàn)數(shù)字信號(hào)處理功能。

圖1　中頻分系統(tǒng)組成

Blackfin ADSP-BF533,這是一款高達(dá)600 MHz的高性能處理器,包括2個(gè)16位MAC,2個(gè)40位ALU,并有多個(gè)獨(dú)立的DMA控制器,能以最小的處理器內(nèi)核開(kāi)銷(xiāo)完成自動(dòng)的數(shù)據(jù)傳輸,有DMA傳輸能力的外設(shè)包括SPORTs、SPI端口、UART和PPI端口。

設(shè)計(jì)采用Virtex-5系列XC5VLX30芯片作為信號(hào)合成模塊。Virtex-5系列可提供FPGA市場(chǎng)中最新最強(qiáng)大的功能,可完成各種高級(jí)邏輯電路的設(shè)計(jì)。數(shù)/模轉(zhuǎn)換電路是信號(hào)生成的關(guān)鍵,其性能直接決定了各通道輸出模擬信號(hào)的質(zhì)量。本設(shè)計(jì)采用AD公司的高速轉(zhuǎn)換芯片AD9739。AD9739為一款14位射頻D/A轉(zhuǎn)換器,采樣時(shí)鐘速率最高可達(dá)2.5 GHz,采用1.8 V和3.3 V電源供電,AD9739擁有一個(gè)可編程SPI接口,可被編程配置,設(shè)置不同工作狀態(tài)。

圖2　信號(hào)產(chǎn)生板卡實(shí)物圖

圖3　雷達(dá)信號(hào)環(huán)境模擬器組裝實(shí)物圖

1.2中頻分系統(tǒng)軟件設(shè)計(jì)

1.2.1信號(hào)產(chǎn)生與通信控制模塊的通信

DSP與通信控制板的數(shù)據(jù)通信是通過(guò)SPI(串行外設(shè)接口)的DMA方式完成的,SPI總線(xiàn)系統(tǒng)是一種同步串行外設(shè)接口,其可使DSP與各種外圍設(shè)備以串行方式進(jìn)行通信以交換信息。該總線(xiàn)系統(tǒng)支持一對(duì)多的廣播模式,并支持全雙工模式,滿(mǎn)足本設(shè)計(jì)中一塊通信控制板同時(shí)控制3塊信號(hào)產(chǎn)生板的數(shù)據(jù)通信方式。SPI接口一般使用4條線(xiàn):串行時(shí)鐘線(xiàn)(SCLK)、主機(jī)輸入從機(jī)輸出數(shù)據(jù)線(xiàn)MISO、主機(jī)輸出從機(jī)輸入數(shù)據(jù)線(xiàn)MOSI和低電平有效的從機(jī)選擇線(xiàn)SPISS。

本設(shè)計(jì)中將通信控制板的DSP作為主機(jī),3塊信號(hào)產(chǎn)生板的DSP作為從機(jī)。每當(dāng)通信控制DSP轉(zhuǎn)發(fā)上位機(jī)設(shè)定的雷達(dá)信號(hào)參數(shù)時(shí),波形控制DSP啟動(dòng)SPI的DMA進(jìn)行數(shù)據(jù)幀的接收,當(dāng)所有信息接收完畢后,向通信控制DSP回傳一個(gè)信號(hào),以確保數(shù)據(jù)幀接收正常,通信協(xié)議的種類(lèi)包括自檢和雷達(dá)信號(hào)數(shù)據(jù)的傳送,隨后對(duì)接收到的數(shù)據(jù)解析,并將解析出的DDS控制字發(fā)送給FPGA,以完成系統(tǒng)的自檢過(guò)程或者產(chǎn)生所需的雷達(dá)中頻信號(hào)。

設(shè)置通信控制DSP為主機(jī),波形產(chǎn)生DSP為從機(jī),采用SPI的DMA工作方式。當(dāng)數(shù)據(jù)通信發(fā)生時(shí),進(jìn)入DMA的中斷程序,在中斷服務(wù)程序中,將按照通信協(xié)議的規(guī)定進(jìn)行數(shù)據(jù)讀取,并針對(duì)不同的通信協(xié)議進(jìn)行回傳。

圖4　DMA配置程序圖

DMA中短程服務(wù)程序?yàn)橐粻顟B(tài)機(jī),其狀態(tài)如圖5所示。

圖5　DMA中斷服務(wù)程序狀態(tài)機(jī)

如圖所示,state0用來(lái)判斷開(kāi)始標(biāo)志;state1儲(chǔ)存數(shù)組長(zhǎng)度,用來(lái)判斷協(xié)議長(zhǎng)度,協(xié)議分為3種:查詢(xún)信號(hào)板編號(hào)、雷達(dá)信號(hào)數(shù)據(jù)、自檢,不同的協(xié)議類(lèi)型其數(shù)據(jù)長(zhǎng)度也不同;state2用來(lái)存儲(chǔ)接收到的每個(gè)字節(jié)數(shù)據(jù);state3判斷是否收到結(jié)束標(biāo)志,同時(shí)根據(jù)state1中l(wèi)ength的長(zhǎng)度,判斷最后一位接收到的數(shù)據(jù)是否為結(jié)束標(biāo)志,以判斷數(shù)據(jù)接收是否有遺漏或錯(cuò)誤[2]。

1.2.2雷達(dá)信號(hào)波形的產(chǎn)生

中頻分系統(tǒng)的關(guān)鍵是雷達(dá)信號(hào)波形產(chǎn)生模塊,其利用DDS技術(shù)構(gòu)建,包括DDS和DDS控制器兩個(gè)主要部分。在DDS控制器的控制下,產(chǎn)生所需的雷達(dá)中頻脈沖波形數(shù)據(jù)。DDS控制器接收波形控制DSP的雷達(dá)信號(hào)參數(shù)和雷達(dá)脈沖描述字,形成DDS的控制參數(shù)和時(shí)序控制參數(shù),并分別傳送到波形產(chǎn)生DDS和時(shí)序產(chǎn)生單元,產(chǎn)生給定的中頻脈沖波形數(shù)據(jù),然后進(jìn)行天線(xiàn)掃描調(diào)制,形成中頻脈沖。中頻脈沖波形經(jīng)過(guò)濾波、幅度控制后送給信號(hào)合成模塊[3]。

雷達(dá)中頻信號(hào)產(chǎn)生模塊基于高性能FPGA實(shí)現(xiàn),采用全數(shù)字化雷達(dá)波形產(chǎn)生技術(shù),具有靈活、強(qiáng)大的波形產(chǎn)生能力和廣泛的適應(yīng)性。DSP與FPGA之間的通信是通過(guò)外部總線(xiàn)(EBIU)完成的。DSP需要為每一個(gè)雷達(dá)脈沖信號(hào)準(zhǔn)備參數(shù)并發(fā)送,FPGA通過(guò)給DSP發(fā)送一個(gè)中斷來(lái)控制參數(shù)發(fā)送的時(shí)間,當(dāng)DSP與FPGA的通信建立后,FPGA將在每個(gè)脈沖重復(fù)周期向DSP發(fā)送中斷,請(qǐng)求DSP向其發(fā)送已解析后的雷達(dá)模擬信號(hào)或自檢命令等信息,中斷請(qǐng)求來(lái)自DSP的pF8口,每當(dāng)中斷到來(lái)時(shí),將在程序中將相應(yīng)標(biāo)志位置位,之后依照標(biāo)志位執(zhí)行參數(shù)傳遞操作[4]。

圖6　FPGA中斷服務(wù)程序

由于四通道相互獨(dú)立,所以需要為每一通道指定地址空間,DSP只需將數(shù)據(jù)放入對(duì)應(yīng)的地址即可完成該通道的數(shù)據(jù)通信。本設(shè)計(jì)中為四通道在外部總線(xiàn)中劃分的地址空間分別為:0x20106000,0x20106200,0x20106400,0x20106600。以第一通道為例,表1為DSP與FPGA數(shù)據(jù)通信地址分配。

表1　DSP與FPGA數(shù)據(jù)通信地址分配

雷達(dá)信號(hào)產(chǎn)生模塊基于DDS技術(shù)產(chǎn)生雷達(dá)脈沖信號(hào)[5-7],其組成原理如圖7所示。

2DDS的基本原理

本文以余弦信號(hào)的產(chǎn)生為例來(lái)說(shuō)明DDS的基本原理。設(shè)有一個(gè)頻率為f的余弦信號(hào)s(t)

s(t)=cos(2πft)

(1)

以采樣頻率fc對(duì)該信號(hào)進(jìn)行采樣,得到離散序列為

s(n)=ZEE(2πfnTc),n=0,1,2,…

(2)

其中,Tc=1/fc為采樣周期。式(2)所對(duì)應(yīng)的相位序列為

φ(n)=2πfnTc,n=0,1,2,…

(3)

該相位序列的顯著特性就是線(xiàn)性特性,即相鄰采樣值之間的相位增量是一常數(shù),且僅與信號(hào)頻率f有關(guān),即相位增量為

Δφ(n)=2πfTc

(4)

因感興趣的頻率f與采樣頻率fc之間滿(mǎn)足

(5)

其中,K和M為兩個(gè)正整數(shù),所以相位增量可寫(xiě)為

(6)

圖7　雷達(dá)信號(hào)產(chǎn)生模塊組成原理

由上式可知,若將2π的相位均勻量化為M等分,則頻率為f=(k/M)·fc的余弦信號(hào)以頻率fc采樣后,其量化序列的樣本之間的量化相位增量為一定值k。根據(jù)以上原理,若用不變量k構(gòu)造一個(gè)量化序列

φ(n)=nK

(7)

然后完成φ(n)到另一序列s(n)的映射,即由φ(n)構(gòu)造序列

(8)

式(8)是連續(xù)時(shí)間信號(hào)s(t)經(jīng)采樣頻率為fc采樣后的離散時(shí)間序列。根據(jù)采樣定理,當(dāng)滿(mǎn)足條件

(9)

時(shí),s(n)經(jīng)過(guò)低通濾波器平滑后,可唯一恢復(fù)出s(t)。

可見(jiàn),通過(guò)上述變換,不變量K將唯一確定一個(gè)單頻模擬余弦信號(hào),該信號(hào)頻率為

(10)

式(10)就是直接數(shù)字頻率合成(DDS)的方程,在實(shí)際DDS中,一般取M=2N,N為正整數(shù),于是DDS方程可寫(xiě)成

(11)

由上述分析得到,DDS可由下列兩次變換來(lái)實(shí)現(xiàn):(1)從不變量K以時(shí)鐘fc產(chǎn)生量化的相位序列。這個(gè)過(guò)程一般由一個(gè)以fc作時(shí)鐘的K位相位累加器實(shí)現(xiàn);(2)從離散量化的相位序列產(chǎn)生對(duì)應(yīng)的正弦信號(hào)的離散幅度序列。

將量化的數(shù)字波形經(jīng)模數(shù)(D/a)轉(zhuǎn)換,再通過(guò)低通濾波器LPF得到頻率為f0的余弦信號(hào)。不變量K被稱(chēng)為相位增量,也稱(chēng)為頻率控制字。當(dāng)K=1時(shí),DDS輸出最低頻率為fc/2N。因此,只要N足夠大,DDS可得到較細(xì)的頻率間隔,要改變DDS的輸出頻率,只要改變頻率控制字K即可。

DDS的最大輸出頻率由Nyquist采樣定理決定,即fc/2,即K的最大值為2N-1。DDS可輕易實(shí)現(xiàn)正弦信號(hào)和余弦信號(hào)正交兩路輸出,這只需用相位累加器的輸出同時(shí)驅(qū)動(dòng)固化有正弦和余弦信號(hào)波形的ROM,并各自經(jīng)D/a轉(zhuǎn)換器和低通濾波器輸出即可[8-9]。

3中頻分系統(tǒng)輸出結(jié)果測(cè)試

(1)單頻信號(hào)特性測(cè)試。

圖8　200 MHz的單頻信號(hào)

從示波器顯示圖中可看出模擬器合成出了標(biāo)準(zhǔn)的200 MHz正弦波形,并且脈沖參數(shù)均符合測(cè)試要求。

(2)四通道在不同調(diào)制模式下的雷達(dá)脈沖。

圖9　不同調(diào)制模式下的雷達(dá)脈沖

如圖9所示,第一通道為頻率脈組捷變、固定重頻的脈沖信號(hào),組長(zhǎng)為4;第二通道為頻率脈間捷變,固定重頻信號(hào),可看到相鄰脈沖之間頻率不同,且變化無(wú)規(guī)律;第三通道為頻率固定,重頻參差信號(hào),組間重頻周期變化;第四通道為重頻抖動(dòng)調(diào)制?？煽闯霰驹O(shè)計(jì)能實(shí)現(xiàn)多種雷達(dá)信號(hào)的模擬,且四通道之間調(diào)制模式互不干擾,完全獨(dú)立。

4結(jié)束語(yǔ)

設(shè)計(jì)一部好的雷達(dá)環(huán)境模擬器其重點(diǎn)在于設(shè)計(jì)工作性能良好的中頻信號(hào)產(chǎn)生模塊,本文中所述的中頻信號(hào)模塊通過(guò)SPI端口的DMA與通信控制模塊通信,能將大量、復(fù)雜的通信協(xié)議內(nèi)容準(zhǔn)確傳送,解析后可完成系統(tǒng)整體自檢或者給FPGA發(fā)送相應(yīng)DDS控制字,并在單片DSP和FPGA芯片上真正實(shí)現(xiàn)四通道相互獨(dú)立,大幅節(jié)省了資源和成本,使得雷達(dá)信號(hào)模擬器的輻射源數(shù)量得以增加,可更好地模擬各種雷達(dá)信號(hào)摻雜的復(fù)雜戰(zhàn)場(chǎng)環(huán)境。

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Design of Intermediate Frequency Signal Generator for Radar Signal Simulator

LI Shiqi

(Key Laboratory of Electronic Information Countermeasure and Simulation Technology,Ministry of Education,Xidian University,Xi’an 710071,China)

AbstractThe radar signal simulator is a common tool for the detection of the performance index of the reconnaissance system,and the intermediate frequency signal generator module is the most important part.The ADSPBF533 and high performance FPGA hardware platform are adopted to produce a variety of radar signal waveforms by the technology of direct digital frequency synthesis for generating radar IF signals,which form a simulated radar signal via frequency conversion,amplification,and filtering.A medium frequency signal generating module consists of a communication control board and 3 intermediate frequency signal generating module boards,capable of simulating 12 radar IF signals at one time.

Keywordsradar signal simulator;intermediate frequency signal generator;direct digital frequency synthesize

doi:10.16180/j.cnki.issn1007-7820.2016.05.017

收稿日期:2015-09-23

作者簡(jiǎn)介:李詩(shī)琪(1990—),男,碩士研究生。研究方向:雷達(dá)對(duì)抗與仿真技術(shù)。

中圖分類(lèi)號(hào)TN957.51

文獻(xiàn)標(biāo)識(shí)碼A

文章編號(hào)1007-7820(2016)05-058-05