基于MicroZed的高速多路實(shí)時(shí)信號(hào)采集系統(tǒng)設(shè)計(jì)

高廣波（廈門(mén)大學(xué)現(xiàn)代電路研究所,福建 廈門(mén) 361005）

?

基于MicroZed的高速多路實(shí)時(shí)信號(hào)采集系統(tǒng)設(shè)計(jì)

高廣波
（廈門(mén)大學(xué)現(xiàn)代電路研究所,福建 廈門(mén) 361005）

摘 要：針對(duì)工業(yè)制造領(lǐng)域中對(duì)實(shí)時(shí)采集傳輸多路傳感器數(shù)據(jù)的需要，提出一種基于MicroZed 的多路信號(hào)實(shí)時(shí)采集傳輸系統(tǒng)。系統(tǒng)包含兩路最高采樣率1 MSPS的采集端口和16路最高采樣率200kSPS的采集端口，對(duì)外提供多電壓電源接口，適應(yīng)性強(qiáng)，使用靈活，具有一定的實(shí)用價(jià)值。

關(guān)鍵詞：MicroZed；多路信號(hào)采集；實(shí)時(shí)傳輸

0 引言

隨著電子技術(shù)、計(jì)算機(jī)技術(shù)的發(fā)展，信號(hào)采集傳輸在工業(yè)控制、測(cè)量、工業(yè)制造等領(lǐng)域有著非常廣泛的應(yīng)用[1]，這些領(lǐng)域需要實(shí)時(shí)采集傳輸數(shù)據(jù)，不同領(lǐng)域的需要的供電電壓及輸出的信號(hào)頻率不同，作為系統(tǒng)前端，數(shù)據(jù)采集模塊的性能對(duì)整個(gè)系統(tǒng)性能起著至關(guān)重要的作用[2][3]。本文設(shè)計(jì)了一個(gè)18通道的高速信號(hào)實(shí)時(shí)采集傳輸系統(tǒng)，提供多電壓接口。

1 系統(tǒng)硬件選擇

AD7902 是ADI 公司推出的一款雙16位SAR 模數(shù)轉(zhuǎn)換（ADC）芯片，單路最高采樣率可達(dá)1MSPS，單電壓供電，模擬輸入范圍0V到Vref(2.5V或5V)，本文選擇2.5V，兩路獨(dú)立控制獨(dú)立工作。AD7606是ADI公司推出的八通道16位模數(shù)轉(zhuǎn)換芯片，最高采樣率可達(dá)200kSPS，單電壓供電，模擬輸入范圍±5V或±10V，本文選擇±10V，每4路為一組單獨(dú)控制。系統(tǒng)使用一片AD7902兩片AD7606來(lái)實(shí)現(xiàn)，最大數(shù)據(jù)率將達(dá)到20MBPS，如此大的數(shù)據(jù)率只能使用FPGA來(lái)實(shí)現(xiàn)。

MicroZed是安富利推出的全可編程開(kāi)發(fā)板，使用的主控芯片是Xc7z010，該芯片是Xilinx公司開(kāi)發(fā)的一款全可編程邏輯器件Zynq -7000系列的一員，自帶兩個(gè)ARM Cortex A9 CPU核及FPGA資源，A9 CPU自帶包括SDIO、UART、USB、以太網(wǎng)等豐富的外設(shè)，系統(tǒng)時(shí)鐘頻率可設(shè)置。另一方面，芯片內(nèi)部的FPGA邏輯資源給用戶提供了自定義硬件的功能，用戶可以根據(jù)實(shí)際需要設(shè)計(jì)自己的硬件模塊，用戶自定義設(shè)計(jì)的硬件模塊可以通過(guò)AXI總線掛載作為A9 CPU系統(tǒng)外設(shè)，該芯片可以實(shí)現(xiàn)個(gè)性化靈活的SoPC系統(tǒng)。FPGA的并行特性決定了該芯片是高數(shù)據(jù)率、高實(shí)時(shí)性控制系統(tǒng)的理想選擇，選擇MicroZed作為采集系統(tǒng)的主控板可滿足實(shí)時(shí)控制ADC芯片采集數(shù)據(jù)并將采集數(shù)據(jù)通過(guò)以太網(wǎng)口傳輸?shù)缴衔粰C(jī)的要求。

2 系統(tǒng)硬件結(jié)構(gòu)

為了使用中更靈活簡(jiǎn)潔，系統(tǒng)提供28V、12V及5V電源接口，給外部源信號(hào)設(shè)備供電。系統(tǒng)采用DCDC變換的方式將輸入的12V電源變換到所需要的電壓值，系統(tǒng)電源框圖如圖1所示。

系統(tǒng)實(shí)現(xiàn)架構(gòu)如圖2所示。系統(tǒng)中使用xc7z010芯片中的一個(gè)RAM A9 核作為主控CPU，使用芯片的FPGA資源開(kāi)發(fā)ADC采樣芯片的控制模塊，ADC芯片控制模塊使用AXI4接口，作為外設(shè)掛在總線上供CPU調(diào)用。圖中的AXI4總線包含AXI4 GP總線和AXI4 HP總線，GP總線連接外設(shè)用以訪問(wèn)寄存器，HP總線連接需要訪問(wèn)內(nèi)存的外設(shè)以實(shí)現(xiàn)高速數(shù)據(jù)存取。ADC轉(zhuǎn)換的數(shù)據(jù)由ADC芯片控制模塊按規(guī)定時(shí)序讀取到芯片控制模塊中，控制模塊把數(shù)據(jù)按一定的格式排列通過(guò)AXIs接口送給DMA模塊，最后由DMA模塊搬運(yùn)到內(nèi)存中給軟件處理。FPGA的并行特性決定了三個(gè)ADC控制模塊可同時(shí)工作，也即三個(gè)ADC芯片可同時(shí)采集數(shù)據(jù)，在傳輸過(guò)程中為了提高總線的效率，每個(gè)控制器采集滿1KB 數(shù)據(jù)后由DMA產(chǎn)生一個(gè)中斷請(qǐng)求信號(hào)，軟件檢測(cè)到中斷請(qǐng)求后再打包內(nèi)存中的數(shù)據(jù)并經(jīng)過(guò)以太網(wǎng)口發(fā)出給上位機(jī)。硬件系統(tǒng)設(shè)置總線時(shí)鐘為50MHz，AD7902采樣速率為800kSPS，AD7606采樣速率為100kSPS。

3 系統(tǒng)軟件結(jié)構(gòu)

由于使用FPGA資源實(shí)現(xiàn)了底層數(shù)據(jù)采集控制和搬運(yùn)工作，所以軟件部分的工作變得相對(duì)簡(jiǎn)單。在系統(tǒng)啟動(dòng)后配置ADC控制器、DMA、以太網(wǎng)等外設(shè)之后，等待DMA中斷產(chǎn)生，接到中斷請(qǐng)求后判斷中斷源ID，將內(nèi)存中固定地址的數(shù)據(jù)打包成一定格式后發(fā)給以太網(wǎng)口控制器即可，軟件流程圖如圖3所示。

為了使上位機(jī)能正確接收數(shù)據(jù)，要發(fā)送的數(shù)據(jù)需要打包處理，每一個(gè)數(shù)據(jù)包要包含數(shù)據(jù)的屬性信息。軟件定義三個(gè)宏以表示三塊ADC芯片：

#define AD7902_CHIP_1 0

#define AD7606_CHIP_1 1

#define AD7606_CHIP_2 2

發(fā)送的數(shù)據(jù)結(jié)構(gòu)體：

typedef struct adc_data_s {

unsigned int chip; /* 芯片號(hào)0,1,2 */

unsigned int seqno; /* 數(shù)據(jù)包序列號(hào) */

unsigned int data_len; /* 數(shù)據(jù)長(zhǎng)度 */

unsigned int sample_rate; /* 采樣率 */

char data[1024]; /* 實(shí)際數(shù)據(jù) */

} adc_data_t;

根據(jù)上面的結(jié)構(gòu)體可以得到發(fā)送數(shù)據(jù)的幀格式，如圖4所示。

DOI:10.16640/j.cnki.37-1222/t.2016.02.126