一種無(wú)運(yùn)放高電源抑制比的帶隙基準(zhǔn)設(shè)計(jì)

劉　俐

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

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一種無(wú)運(yùn)放高電源抑制比的帶隙基準(zhǔn)設(shè)計(jì)

劉俐

（中國(guó)電子科技集團(tuán)公司第58研究所，江蘇無(wú)錫214035）

摘要：為滿足集成電路中高電源抑制比/低溫度系數(shù)的要求，設(shè)計(jì)了一款沒(méi)有運(yùn)放的精簡(jiǎn)的帶隙電壓電路。相比傳統(tǒng)有運(yùn)放結(jié)構(gòu)，電路芯片面積更小且具有更低的電流損耗。并在0.5 μm CMOS工藝下進(jìn)行了仿真，仿真結(jié)果表明，在-40℃～+100℃溫度范圍內(nèi)電路的溫度系數(shù)為17×10(-6)，電源抑制比PSRR在100 kHz以下達(dá)到-50 dB，在1 kHz以下能達(dá)到-80 dB，而整個(gè)電路在3.3 V電壓下電流損耗僅為24 μA。

關(guān)鍵詞：電源抑制比；帶隙基準(zhǔn)；PTAT；無(wú)運(yùn)放；溫度系數(shù)

1　引言

電壓基準(zhǔn)模塊是模擬電路設(shè)計(jì)中不可或缺的一個(gè)基本單元，它為系統(tǒng)提供直流參考電壓，并可通過(guò)電流鏡像得到偏置電流。它的精確性、溫度穩(wěn)定性及抗噪能力決定了整個(gè)系統(tǒng)能否達(dá)到最佳性能。

隨著集成電路技術(shù)的迅猛發(fā)展，低溫度系數(shù)、高電源抑制比、低電源調(diào)整率、低壓低功耗的帶隙基準(zhǔn)源的設(shè)計(jì)變得十分關(guān)鍵。傳統(tǒng)帶隙的基本原理是利用一個(gè)PTAT電壓與PN結(jié)電壓的負(fù)溫度電壓相補(bǔ)償，其中為得到PTAT電流經(jīng)常利用一個(gè)運(yùn)放進(jìn)行箝位，而運(yùn)放的使用一方面會(huì)使得輸出電壓受到運(yùn)放失調(diào)電壓的影響，另一方面也會(huì)消耗更多的功耗[1]。

本文提出了一種無(wú)運(yùn)放的高電源抑制比的帶隙基準(zhǔn)，對(duì)電路的工作原理進(jìn)行了詳細(xì)的分析和推導(dǎo),并給出了電路中核心器件的參數(shù)設(shè)置。這種結(jié)構(gòu)無(wú)運(yùn)算放大器，避免了運(yùn)放失調(diào)電壓的影響，結(jié)構(gòu)簡(jiǎn)單、占有芯片面積小、功耗低，可以廣泛應(yīng)用于各種集成電路中。

2與電源無(wú)關(guān)的PTAT設(shè)計(jì)

如果兩個(gè)雙極晶體管在不相等的電流密度下工作，那么它們的基極-發(fā)射極電壓的差值就與絕對(duì)溫度成正比[2]。假設(shè)兩個(gè)不同大小的晶體管偏置的集電極電流相同，n為Q1和Q2的發(fā)射極面積之比，忽略它們的基極電流，則有：

如果設(shè)計(jì)IBE1=IBE2，并且IS2=8×IS1

因此，VBE的差值△VBE與絕對(duì)溫度成正比，表達(dá)式中沒(méi)有電源項(xiàng)，所以就得到了與電源無(wú)關(guān)的電壓，此電壓作用在阻值已知的電阻上就得到了與電源無(wú)關(guān)的PTAT電流。原理圖如圖1所示。

圖1　與絕對(duì)溫度成正比的電壓產(chǎn)生原理圖

但圖1電路并不能實(shí)現(xiàn)R1電阻上的恒定壓降，雖然MOS管M1和M2均工作在恒流源區(qū)，并且它們的溝道長(zhǎng)度也較長(zhǎng)（L=8 μm），消除了由于兩MOS管的不同而產(chǎn)生的溝道長(zhǎng)度調(diào)制效應(yīng)，但是在R1上并沒(méi)有得到恒定的壓降。觀測(cè)M1和M2的電流發(fā)現(xiàn)（見(jiàn)圖2），M1的電流和M2的電流在VCC全電壓范圍以內(nèi)并不能完全相等，尤其是VCC電壓大于3 V以后。這是由于M2管的柵端被VBE1電壓箝位，當(dāng)VCC電壓進(jìn)一步上升時(shí)，M2管就工作在了線性區(qū)，電流隨VCC上升的速率變慢，導(dǎo)致I1≠I(mǎi)2，破壞了設(shè)定的VBE1=VBE2的初始條件，所以在R1上并不能得到恒定的壓降，無(wú)法實(shí)現(xiàn)PTAT電流。

圖2　M1和M2的IDS電流

如何使M2不進(jìn)入線性區(qū)成為需要克服的問(wèn)題，所以M2管的柵極不能直接與Q1的基極相連。但是如果不相連又要保證Q1管的基極和集電極短接，保持Q1管的二極管特性，所以就需要使得Q1管的BC結(jié)“虛短”。Q1管的基極現(xiàn)在比“地”高一個(gè)VBE，如果再加上一路三極管Q3對(duì)地的通路，并且使得NPN管的發(fā)射極接地，Q3的基極和Q1的集電極相連，就可以實(shí)現(xiàn)Q1管的BC極虛短。根據(jù)原理圖設(shè)計(jì)的可行的電路圖見(jiàn)圖3。

圖3　根據(jù)原理圖設(shè)計(jì)的可行的電路圖

仿真結(jié)果如圖4所示，從圖中可以看出R1上的壓降約為54 mV。

圖4　PTAT電流隨電源電壓變化

3　與溫度無(wú)關(guān)的基準(zhǔn)設(shè)計(jì)

從上面的分析可知，Q1和Q2的發(fā)射極面積之比為8，電阻上的電壓△VBE=VTln8，對(duì)正溫度電壓求溫度的偏導(dǎo)數(shù)可得：

可以看出正溫度系數(shù)與電源電壓無(wú)關(guān)，只和溫度成正比。

下面考慮負(fù)溫度系數(shù)的產(chǎn)生。三極管的BE結(jié)就是一個(gè)天然的負(fù)溫度系數(shù)電壓，負(fù)溫度電壓溫度系數(shù)為[2]：

其中m=-1.5，Eg=1.12 eV是硅的帶隙能量，當(dāng)VBE=750 mV、T=300 K時(shí)，?VBE/?T≈-1.5 mV/℃，考慮到其他因素，一般取?VBE/?T≈-2.2 mV/℃的經(jīng)驗(yàn)值。并且VBE電壓的溫度系數(shù)本身與溫度有關(guān)[2]，因此如果正溫度系數(shù)是一個(gè)固定值，與溫度無(wú)關(guān)，那么在帶隙電壓基準(zhǔn)中的溫度補(bǔ)償就會(huì)產(chǎn)生誤差，減小此誤差就需要設(shè)計(jì)高階（比如二階曲率）補(bǔ)償。在一般的應(yīng)用場(chǎng)合，一階的補(bǔ)償已經(jīng)足夠，為了減小二階的誤差，在R1的設(shè)計(jì)中需要考慮加入微調(diào)的修調(diào)電阻。

圖3的線路結(jié)構(gòu)并不能實(shí)現(xiàn)正溫度系數(shù)電壓和負(fù)溫度系數(shù)的疊加，因?yàn)檎?fù)溫度系數(shù)電壓處于兩個(gè)互不相干的支路中?？紤]在Q1和Q2發(fā)射極的公共端串接一個(gè)電阻R2到地，就可以實(shí)現(xiàn)正負(fù)溫度系數(shù)的疊加，如圖5所示。

圖5　增加了R2的電路圖

通過(guò)該結(jié)構(gòu)完成VBE和ΔVBE的加權(quán)相加，在輸出端產(chǎn)生和溫度無(wú)關(guān)的基準(zhǔn)電壓VBGP。

通過(guò)PMOS管電流鏡M1、M2、M3的限制，使得IBE1=IBE2=IBE3=I，所以

由公式(3)得到VT的溫度系數(shù)為mV/℃，VBE1的溫度系數(shù)為-2.2 mV/℃，為了達(dá)到零溫度系數(shù)，須滿足：

所以取R2/R1=4，可以保證VBGP的溫度系數(shù)為0。此條件下帶隙電壓的中心值為：

圖6所示為輸出電壓VBGP隨溫度的變化情況，在電源電壓為3.3 V的條件下，25℃時(shí)輸出基準(zhǔn)電壓為1.2475 V，溫度從-40℃～+100℃變化時(shí)，輸出基準(zhǔn)變化在1.4 mV左右，由此可算出基準(zhǔn)電壓的溫度系數(shù)為17×10-6。

圖6　帶隙電壓的溫度特性

4　電源抑制比提高考慮

實(shí)際上電源抑制比考慮的是電源電壓變化對(duì)輸出基準(zhǔn)電壓的影響程度。由于電源抑制比和電源上疊加的交流頻率相關(guān)，是頻率的函數(shù)，所以主要考慮交流通路。電源到基準(zhǔn)的交流小信號(hào)阻抗越大，同時(shí)基準(zhǔn)對(duì)地的交流小信號(hào)阻抗越小，電源抑制比PSRR越大。降低輸出節(jié)點(diǎn)到地的小信號(hào)電阻有兩種方法，一種是增加對(duì)地并聯(lián)支路數(shù)，另一種是增加對(duì)地單支路的電流?？傊褪菧p小基準(zhǔn)輸出的對(duì)地阻抗，但這會(huì)造成靜態(tài)功耗的增加。所以增加基準(zhǔn)輸出到電源的小信號(hào)電阻的方法是比較可行的，而共源共柵結(jié)構(gòu)可以提高電源到基準(zhǔn)電壓的阻抗，從而提高PSRR[3]。增加了共源共柵結(jié)構(gòu)的帶隙電路圖見(jiàn)圖7。

有無(wú)共源共柵結(jié)構(gòu)的PSRR性能對(duì)比圖如圖8所示，電源抑制比PSRR在100 kHz以下達(dá)到-50 dB，在1 kHz以下能達(dá)到-80 dB。增加了共源共柵結(jié)構(gòu)，提高了帶隙的啟動(dòng)電壓，使帶隙的啟動(dòng)點(diǎn)從1 V左右提高到了3 V，雖然帶來(lái)了不利的影響，但PSRR的提高卻是明顯的。

盡管電源抑制比有所改進(jìn)，但在1 kHz～1 MHz范圍內(nèi)產(chǎn)生了較大程度的減小，可能要通過(guò)其他諸如提高帶隙基準(zhǔn)的環(huán)路增益來(lái)提高電路在高頻時(shí)的PSRR。

圖7　增加了共源共柵結(jié)構(gòu)的帶隙電路

圖8　有無(wú)共源共柵結(jié)構(gòu)的PSRR性能對(duì)比

5　啟動(dòng)電路設(shè)計(jì)

為了使帶隙電路能夠穩(wěn)定可靠地啟動(dòng)，需要設(shè)計(jì)一個(gè)啟動(dòng)電路來(lái)保證，啟動(dòng)電路的要求是：在電源電壓較低、帶隙電壓還沒(méi)有產(chǎn)生的時(shí)候給帶隙核心電路注入電流，使核心電路能逐漸脫離零電流區(qū)并向穩(wěn)定的工作點(diǎn)轉(zhuǎn)移，同時(shí)也要保證帶隙電壓產(chǎn)生后能夠自動(dòng)斷開(kāi)與帶隙核心電路的連接，并把靜態(tài)電流消耗減小到0。

Istart電流加入點(diǎn)也要加以考慮，加入點(diǎn)選擇Q3的基極。Q3的基極對(duì)地有直流通路，并且Q3的集電極對(duì)電源也有通路，能夠使得帶隙核心電路迅速進(jìn)入直流工作點(diǎn)所確定的工作狀態(tài)。

啟動(dòng)電路也需要設(shè)計(jì)反饋，在帶隙核心電路工作以后能夠?qū)?dòng)電路關(guān)斷。反饋電壓選擇Q1的基極，也是帶隙電壓的產(chǎn)生點(diǎn)。當(dāng)帶隙電壓逐漸建立時(shí)，反饋電壓能將下拉到地的NMOS管M11逐漸開(kāi)啟，使得產(chǎn)生Istart的直流通路上的NMOS管M10逐漸關(guān)斷，Istart電流對(duì)基準(zhǔn)核心電路的注入逐漸減小，直至為0，啟動(dòng)結(jié)束。圖9是完整的帶隙電壓產(chǎn)生電路。

圖9　完整的帶隙電壓產(chǎn)生電路

6　版圖實(shí)現(xiàn)與結(jié)果

在設(shè)計(jì)中保證Q1和Q2能流過(guò)適當(dāng)?shù)碾娏鞣浅Ｖ匾?，從三極管的電流公式可以看出，兩個(gè)NPN管的反向飽和電流之比為兩個(gè)管子面積之比，因而其三極管的版圖布局至關(guān)重要，為了增加版圖的匹配性，將與M1串聯(lián)的一個(gè)NPN管Q1放在中心位置，將與R1串聯(lián)的8個(gè)并聯(lián)的晶體管Q2放在四周，這樣的布局可以讓所有在外圈的管子在工藝和溫度等效性上達(dá)到一致。如果面積允許，在所有三極管的外面再布上一圈配管，使得中心的1個(gè)管子和外面的8個(gè)管子在工藝上誤差小。NPN管結(jié)構(gòu)采用工藝線提供的發(fā)射區(qū)面積5 μm×5 μm標(biāo)準(zhǔn)版圖，避免采用發(fā)射區(qū)面積過(guò)小的BJT，防止大的電流變化影響帶隙的精準(zhǔn)。

另外還要考慮電阻的冗余設(shè)計(jì)及布圖方法。工藝上很難實(shí)現(xiàn)對(duì)電阻等無(wú)源器件絕對(duì)值的控制[4]，利用版圖的比例對(duì)稱，成比例的電阻相對(duì)精度可以控制在10％以內(nèi)，所以采用等比例復(fù)制及串并聯(lián)的方法實(shí)現(xiàn)所需的阻值，降低工藝誤差的影響。將較大尺寸的電阻分成若干個(gè)等長(zhǎng)的電阻并聯(lián)，然后使用叉指法放置，以實(shí)現(xiàn)嚴(yán)格的匹配。

本文設(shè)計(jì)的帶隙基準(zhǔn)源整體版圖如圖10所示，面積為120 μm×150 μm。

對(duì)所設(shè)計(jì)的基準(zhǔn)電壓源電路進(jìn)行性能的后仿真分析。取環(huán)境溫度為25℃，電源電壓在1.8～5 V范圍內(nèi)變化時(shí)，輸出基準(zhǔn)電壓的擺動(dòng)僅為1.8 mV，說(shuō)明電路具有良好的電源電壓穩(wěn)定性。對(duì)于不同工藝角，輸出的基準(zhǔn)電壓變化較小，仍具有較高的溫度穩(wěn)定性。

圖10　帶隙基準(zhǔn)版圖

7　結(jié)論

本文設(shè)計(jì)了一款在3.3 V電壓下工作的帶隙基準(zhǔn)電路，采用0.5 μm CMOS N阱工藝條件進(jìn)行電路設(shè)計(jì)，在溫度系數(shù)和電源抑制比方面進(jìn)行了一些考慮，并使用Cadence Spectre工具進(jìn)行了仿真驗(yàn)證，達(dá)到了較好的結(jié)果。仿真結(jié)果表明，它能很好地抑制電源電壓和工藝參數(shù)的變化造成的基準(zhǔn)電壓漂移，并且其功耗很低，靜態(tài)電流不超過(guò)24μA。電路在-40℃～+100℃溫度范圍內(nèi)達(dá)到17×10-6的溫度系數(shù)，電源抑制比PSRR在100 kHz以下達(dá)到-50 dB，在1 kHz以下能達(dá)到-80 dB。通過(guò)此基準(zhǔn)進(jìn)一步產(chǎn)生的其他基準(zhǔn)電壓和電流沒(méi)有涉及。本文設(shè)計(jì)的帶隙基準(zhǔn)電路結(jié)構(gòu)簡(jiǎn)單，由于減少了運(yùn)放的使用，消除了運(yùn)放失調(diào)電壓對(duì)帶隙精度的影響，具有較強(qiáng)的適應(yīng)性，可應(yīng)用于對(duì)功耗要求較高的電路中。

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[4] DAN Clein . CMOS IC Layout concepts,Methodologies, and tools[M].北京：電子工業(yè)出版社，2006.

劉俐（1974—），女，安徽淮北人，工程師，長(zhǎng)期從事集成電路設(shè)計(jì)工作，負(fù)責(zé)過(guò)DSP及AD等多個(gè)模擬電路的設(shè)計(jì)研發(fā)。

Design of a High PSRR Bandgap Reference without Using an Opamp

LIU Li
（China Electronic Technology Group Corporation No.58 Institute,Wuxi 214035,China）

Abstract：In order to meet requirement of high PSRR，low temperature coefficient in the integrate circuit，a compact bandgap reference without op-amp is designed. The design can reduce power consumption and chip area. Under the condition of 0.5 μm CMOS technology, the simulation result shows that the temperature coefficient of the circuit is 17×10(-6)between the temperature range of -40℃～+100℃.PSRR is -50 dB at 100 kHz and -80 dB at 1 kHz. Its total consumption is only 24 μA with 3.3 V voltage supply.

Keywords：PSRR; bandgap reference; PTAT; without op-amp; temperature coefficient

作者簡(jiǎn)介：

收稿日期：2015-12-15

中圖分類號(hào)：TN402

文獻(xiàn)標(biāo)識(shí)碼：A

文章編號(hào)：1681-1070（2016）04-0024-05