10 GHz低相噪擴(kuò)頻時鐘發(fā)生器的設(shè)計與實現(xiàn)*

曾　云，邱玉松，張　鋒,夏　宇

(湖南大學(xué) 物理與微電子科學(xué)學(xué)院，湖南 長沙　410082)

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10 GHz低相噪擴(kuò)頻時鐘發(fā)生器的設(shè)計與實現(xiàn)*

曾云?，邱玉松，張鋒,夏宇

(湖南大學(xué) 物理與微電子科學(xué)學(xué)院，湖南 長沙410082)

摘要：基于55 nm CMOS工藝設(shè)計并制造了一款小數(shù)分頻鎖相環(huán)低相噪10 GHz擴(kuò)頻時鐘發(fā)生器(SSCG). 該SSCG采用帶有開關(guān)電容陣列的壓控振蕩器實現(xiàn)寬頻和低增益，利用3階MASHΔΣ調(diào)制技術(shù)對電路噪聲整形降低帶內(nèi)噪聲，使用三角波調(diào)制改變分頻系數(shù)使擴(kuò)頻時鐘達(dá)到5 000×10(-6).測試結(jié)果表明：時鐘發(fā)生器的中心工作頻率為10 GHz，擴(kuò)頻模式下峰值降落達(dá)到16.46 dB；在1 MHz頻偏處的相位噪聲為-106.93 dBc/Hz.芯片面積為0.7 mm×0.7 mm，采用1.2 V的電源供電，核心電路功耗為17.4 mW.

關(guān)鍵詞：擴(kuò)頻時鐘發(fā)生器；鎖相環(huán)；ΔΣ調(diào)制器；相位噪聲

當(dāng)前，隨著半導(dǎo)體工藝的不斷發(fā)展，電子產(chǎn)品工作頻率越來越高，高頻信號的輻射也越來越強(qiáng)，芯片間的電磁干擾(EMI)變成了一個不容忽視的問題[1-2].在無線通信系統(tǒng)中，當(dāng)數(shù)據(jù)處理與傳輸?shù)乃俾蔬_(dá)到Gbps的水平時，電路輻射產(chǎn)生的噪聲大小直接決定了傳輸數(shù)據(jù)信號的優(yōu)劣.為了抑制EMI對傳輸通道、設(shè)備及系統(tǒng)性能的影響，傳統(tǒng)上使用金屬屏蔽盒以及RCL無源器件的濾波來實現(xiàn)，但隨著電路系統(tǒng)的復(fù)雜度和集成度不斷提高，上述方法已很難達(dá)到目的，而基于鎖相環(huán)的擴(kuò)頻時鐘技術(shù)(SSCG)[3-7]作為有效的低成本片內(nèi)解決方案正在迅速發(fā)展中，它通過將信號能量擴(kuò)展到一個較寬的范圍內(nèi)，有效地減小峰值和諧波的功率，從而從信號的源頭減小了EMI，降低了系統(tǒng)產(chǎn)品的設(shè)計難度.

近年來，國內(nèi)外提出了多種不同的擴(kuò)頻時鐘電路抑制EMI.Hsieh等采用的VCO直接調(diào)制方式需要極大的濾波電容，會增加電路的功耗和面積[3]；Cheng等使用的多相時鐘相位插入方式很難達(dá)到相位的良好匹配，會加大電路的設(shè)計難度[4]；Wong 和Caro等采用的調(diào)制方式引入的量化噪聲大，對EMI的抑制能力不夠，會惡化其相位噪聲[5-6].

目前對于SSCG的研究大多集中于6 GHz頻率以下，而對于6 GHz以上的較少涉及.本文針對SSCG在頻率、相位噪聲等方面的問題，設(shè)計了一款10 GHz的超高頻率低相噪擴(kuò)頻時鐘發(fā)生器，其在1 MHz頻偏處的相位噪聲為-106.93 dBc/Hz，通過采用全數(shù)字電路的3階MASHΔΣ調(diào)制器改善電路相位噪聲，相比于其余的調(diào)制方式，實現(xiàn)簡單，對EMI的抑制能力更強(qiáng)，且有較強(qiáng)的抗噪聲能力．

1擴(kuò)頻時鐘發(fā)生器電路設(shè)計

圖1所示為本設(shè)計提出的擴(kuò)頻時鐘發(fā)生器整體結(jié)構(gòu)圖，其中包括鑒頻鑒相器(PFD)、電荷泵(CP)、環(huán)路濾波器(LPF)、壓控振蕩器(VCO)、多模分頻器、ΔΣ調(diào)制器(DSM)及三角波發(fā)生器.

在鎖相環(huán)中，低頻噪聲主要由PFD/CP決定，而高頻噪聲由VCO決定.為了獲得低相噪的時鐘發(fā)生器，VCO中采用了開關(guān)電容陣列技術(shù)把VCO的諧振頻率范圍分成若干個子頻帶[7]，子頻帶的選擇可以保證VCO的電壓增益(KVCO)較小，避免了過大的KVCO通過AM-FM噪聲轉(zhuǎn)化導(dǎo)致VCO相位噪聲的惡化；使用可編程差分電荷泵結(jié)構(gòu)來提高充放電電流的匹配，減小雜散，以及滿足工藝偏差的變化；通過采用小數(shù)分頻技術(shù)，保證電路在很高的參考頻率下也能獲得很高的頻率精度.通過 DSM對分頻器的分頻系數(shù)進(jìn)行調(diào)制，隨著分頻系數(shù)的改變，鎖相環(huán)的輸出頻率隨之改變，并獲得具有一定頻率寬度的時鐘信號，完成擴(kuò)頻的過程.同時DSM也能對輸出噪聲整形，大幅改善時鐘發(fā)生器的相位噪聲.

圖1　擴(kuò)頻時鐘發(fā)生器整體結(jié)構(gòu)圖

1.1寬帶VCO的設(shè)計

VCO設(shè)計的優(yōu)劣直接決定整個時鐘發(fā)生器的相位噪聲性能，本設(shè)計采用了如圖2所示的帶開關(guān)電容陣列的寬帶LC-VCO.晶體管M1和M2組成交叉耦合差分對管，作為負(fù)阻為LC諧振回路提供能量；LC頻率調(diào)諧回路由片上螺旋差分電感、累積型MOS變?nèi)莨芎透逹值固定電容組成.VCO的振蕩頻率可表示為：

(1)

即VCO的電壓增益KVCO為：

(2)

KVCO反映VCO輸出頻率對控制電壓Vctrl的敏感程度，并且影響鎖相環(huán)環(huán)路的增益和穩(wěn)定性，以及相位噪聲性能.由式(2)知：可變電容比直接影響VCO的電壓增益，從而影響其調(diào)諧范圍與相位噪聲，但是VCO的調(diào)諧范圍又與相位噪聲相互矛盾.因此，為了使VCO兼具較低的相位噪聲和較大的頻率調(diào)諧范圍，必須采用開關(guān)電容陣列來減小VCO的靈敏度.開關(guān)電容陣列中使用差分電容開關(guān)的方式來改善開關(guān)電容的Q值.為了進(jìn)一步提高噪聲性能，使用了具有高電源抑制比的LDO為VCO供電，加強(qiáng)其對電源噪聲的抑制能力；為了抑制尾電流源噪聲對相位噪聲的影響，在共源點和地之間串入一個大的電容C2，同時利用電容C1和R1組成的低通網(wǎng)絡(luò)濾除一部分基準(zhǔn)電流鏡像來的熱噪聲和閃爍噪聲.該電路采用16位溫度計碼控制的開關(guān)電容陣列，配合可變電容形成粗調(diào)諧與細(xì)調(diào)諧相結(jié)合的技術(shù)，在減小相位噪聲的同時滿足了制造過程的工藝偏差和頻段要求.經(jīng)測試得知：VCO的調(diào)諧范圍為9.6～10.5 GHz，在1 MHz處其相位噪聲為-106.93 dBc/Hz.

圖2　VCO電路結(jié)構(gòu)圖

1.2預(yù)分頻器及多模分頻器的設(shè)計

VCO的輸出信號在經(jīng)過輸出緩沖器后作為預(yù)分頻器的輸入時鐘，其工作頻率高達(dá)10 GHz，為了滿足低功耗和高速的應(yīng)用要求，采用基于電流模式邏輯結(jié)構(gòu)(CML)[8]的預(yù)分頻器進(jìn)行二分頻，如圖3所示.CML構(gòu)成的預(yù)分頻器是全差分結(jié)構(gòu)，能夠提供差分輸出，抑制電路的共模噪聲.為了減小寄生電容，提高響應(yīng)速度，在設(shè)計中采用電阻作為負(fù)載；尾電流源結(jié)構(gòu)的使用可以更方便地控制輸出擺幅的大小，同時可以提高電路的工作速度.

為了達(dá)到擴(kuò)展頻譜的目的，必須使用小數(shù)分頻的鎖相環(huán)結(jié)構(gòu).故在預(yù)分頻器之后，使用了如圖4(a)所示的多模分頻器.多模分頻器由5個2/3分頻單元級聯(lián)構(gòu)成，整個分頻器鏈中不存在延時回路，所有的2/3分頻單元有著相同的結(jié)構(gòu)，有利于功耗的優(yōu)化及版圖的便利.2/3分頻器的工作原理是在一個分頻周期內(nèi)，當(dāng)輸入信號Mi有效時，若P=1，則分頻單元實現(xiàn)3分頻；若P=0，則分頻單元實現(xiàn) 2 分頻，如圖4(b)所示.該分頻器能夠?qū)崿F(xiàn)分頻比：

N=C0+2×C1+22×C2+23×C3+

24×C4+25.

(3)

分頻范圍為32～61，其中可編程控制碼C0～C4由DSM的輸出控制.本設(shè)計中預(yù)分頻器工作在10 GHz左右，經(jīng)過CML二分頻之后，多模分頻器的輸入端頻率也高達(dá)5 GHz，為了能夠滿足電路的高速要求，2/3分頻單元中的觸發(fā)器均使用TSPC結(jié)構(gòu)[9]，經(jīng)仿真驗證其工作頻率可達(dá)8 GHz.

圖3　預(yù)分頻器電路

(a) 多模分頻器結(jié)構(gòu)框圖

(b) 2/3分頻器單元

1.3鑒頻鑒相器及電荷泵的設(shè)計

由于DSM的量化噪聲會因非線性的存在而折疊到低頻，影響帶內(nèi)相位噪聲，而且也會導(dǎo)致分?jǐn)?shù)雜散的產(chǎn)生，故對PFD及CP的線性度提出了更高的要求.如圖5(a)所示，采用的PFD結(jié)構(gòu)僅有3個反相器的延時，極大地縮短了死區(qū)時間，這可以減小襯底耦合的噪聲和電流源噪聲等對鎖相環(huán)的影響；在UP信號的通路上插入了一個由傳輸門構(gòu)成的延時單元，并設(shè)計成與反相器有近似相同的延時，以減小由兩路信號到達(dá)時間不同導(dǎo)致的失配.在輸出級加上驅(qū)動力很強(qiáng)的緩沖器(buffer)以保證電荷泵開關(guān)的迅速切換.

CP的輸出電流噪聲是鎖相環(huán)帶內(nèi)相位噪聲和參考雜散的主要來源，而電流噪聲主要是由于電流失配、電荷泄漏及電荷共享等非理想效應(yīng)產(chǎn)生的.提出的高性能CP和LPF的結(jié)構(gòu)如圖5(b)所示，電流源使用尺寸相對較大的晶體管，組成cascode結(jié)構(gòu)，減小電流源之間的電流不匹配；采用了差分結(jié)構(gòu)，兩節(jié)點VF和VB通過單位增益放大器相連，使兩支路的共模電平保持相同，避免了電荷共享問題，其中單位增益放大器運(yùn)用了折疊式共源共柵軌到軌運(yùn)放結(jié)構(gòu)，提供高增益和高擺幅.由于工藝的變化，VCO的增益會發(fā)生變化，同時環(huán)路濾波器中的電阻電容也會有偏差，為了保證電路在不同工藝電壓溫度(PVT)的影響下仍能保持穩(wěn)定，將上下開關(guān)電流設(shè)置成可編程的電流調(diào)節(jié)單元，電流在200～400 μA之間變化.同時為了更好地抑制壓控振蕩器控制電壓上的高頻成分，減小其紋波，環(huán)路濾波器采用三階無源濾波器.其中R1與C1共同提供一個帶內(nèi)的零點改善相位裕度，C2提供第二個極點對分?jǐn)?shù)雜散進(jìn)行一定的抑制，C3提供第三個極點進(jìn)一步抑制由于DSM產(chǎn)生的高通相位噪聲對整個鎖相環(huán)輸出噪聲的惡化.

1.4ΔΣ調(diào)制器及三角波發(fā)生器的設(shè)計

為了獲得擴(kuò)頻時鐘，必須使分頻器的分頻比在一定時間內(nèi)發(fā)生變化，故在設(shè)計中引入了小數(shù)分頻技術(shù).但由于小數(shù)分頻的分頻系數(shù)存在周期性跳變問題，會產(chǎn)生小數(shù)雜散影響時鐘發(fā)生器的相位噪聲和雜散性能，所以通過采用ΔΣ調(diào)制器(DSM)[10]實現(xiàn)分頻比的隨機(jī)化，對量化噪聲進(jìn)行整形，將噪聲往高頻處推，消除小數(shù)分頻帶來的雜散，提高帶內(nèi)信噪比.為實現(xiàn)噪聲整形并考慮到電路穩(wěn)定性的需要，在設(shè)計中采用了3階的15-bit MASH1-1-1 DSM，結(jié)構(gòu)如圖6所示.圖中X表示輸入，Y表示輸出，Eqi表示第i級的量化誤差，由此可得：

Y(Z)=X(Z)+(1-Z-1)3×Eq3(Z).

(4)

(a) PFD電路結(jié)構(gòu)

(b) 電荷泵和環(huán)路濾波器電路

圖6　 MASH 1-1-1結(jié)構(gòu)

圖7為輸出時鐘向下擴(kuò)頻仿真，時鐘頻率為9.95～10 GHz，三角波的頻率為30.525 kHz.

T/us

2測試結(jié)果分析

在版圖布局中，為避免數(shù)字時鐘對模擬射頻部分的影響，采用隔離環(huán)措施對數(shù)字和模擬模塊進(jìn)行隔離，降低襯底耦合噪聲.電路采用SMIC 55 nm CMOS 工藝流片，SSCG整體芯片照片如圖8所示，電路的核心面積為0.7 mm×0.4 mm.測試時輸入晶振頻率為100 MHz，利用Aglient公司的頻譜分析儀得到擴(kuò)頻時鐘相位噪聲測試曲線如圖9所示，在1 MHz處，相位噪聲大小為-106.93 dBc/Hz.擴(kuò)頻時鐘發(fā)生器實測頻譜如圖10所示．在非擴(kuò)頻模式下，頻譜的峰峰值能量為-14.08 dBm，在擴(kuò)頻模式下，峰峰值能量變?yōu)?30.54 dBm，向下擴(kuò)頻5 000×10-6，峰峰值降落16.46 dB.表1給出了與最近國際上發(fā)表的相關(guān)擴(kuò)頻時鐘發(fā)生器測試結(jié)果的比較，本設(shè)計的顯著特點是工作頻率高達(dá)10 GHz，但所消耗的功耗卻最低，并且在1 MHz處的相位噪聲很小，對EMI的抑制效果也很好.

圖8　 擴(kuò)頻時鐘發(fā)生器芯片照片

圖9　相位噪聲測試結(jié)果

(a) 非擴(kuò)頻模式

(b) 擴(kuò)頻模式

工藝調(diào)制方式中心頻率/GHz三角波調(diào)制頻率/kHzEMI抑制值/dB面積/mm2功耗/mW相位噪聲/(dBc·Hz-1)[4]90nmphaseinterpolation632.9516.120.24827.7N/A[5]90nmSelf-oscillating631.512.500.5402.4-108@1MHz[6]65nmOpen-loop1.2710010.600.04434.6N/A本設(shè)計55nmDSM1030.52516.460.28017.4-106.93@1MHz

3結(jié)論

在超高頻率下制造時鐘發(fā)生器的最大難度在于，在高頻工作下相位噪聲和抗電磁干擾的能力難以提升.本文在55 nm CMOS工藝下，設(shè)計并實現(xiàn)了一種基于小數(shù)分頻鎖相環(huán)的低相噪10 GHz擴(kuò)頻時鐘發(fā)生器.該時鐘發(fā)生器采用了帶開關(guān)電容陣列的VCO模塊、低失配低噪聲電荷泵及ΔΣ調(diào)制器模塊，達(dá)到了很高的頻率輸出精度和良好的相噪性能.測試結(jié)果顯示在擴(kuò)頻模式下輸出頻譜向下擴(kuò)展5 000×10-6，時鐘發(fā)生器在1 MHz處的相位噪聲為-106.93 dBc/Hz，峰峰值降落為16.46 dB，驗證了本設(shè)計的有效性，滿足時鐘發(fā)生器的應(yīng)用要求.

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Design and Realization of 10 GHz Low Phase Noise Spread Spectrum Clock Generator

ZENG Yun?, QIU Yu-song, ZHANG Feng,XIA Yu

(School of Physics and Microelectronics, Hunan Univ, Changsha, Hunan410082, China)

Abstract:A 10 GHz low phase noise spread spectrum clock generator(SSCG) based on a fractional PLL in a 55 nm CMOS process was developed. The clock generator adopts a LC tank voltage-controlled oscillator (VCO) with switched capacitors array to obtain the wide-band frequency range and low gain, and the multi-stage noise shaping(MASH) modulating technology was utilized to shape and degrade in-band phase noise. The SSCG changes the division ratio with triangular modulation to achieve the goal of 5 000×10(-6) spread spectrum clock. The measurements show that the clock generator operates at a 10 GHz, the peak reduction of electromagnetic interference (EMI) is 16.46 dB and the phase noise is -106.93 dBc/Hz@1 MHz in Spread Spectrum Clocking (SSC) Mode. The chip core area is less than 0.28 mm2 and the core power consumption is 17.4 mW at a supply of 1.2 V．

Key words:spread spectrum clock generator (SSCG); phase-locked loop (PLL); ΔΣ modulator; phase noise

中圖分類號：TN432, TN74

文獻(xiàn)標(biāo)識碼：A

作者簡介：曾云(1957-)，男,湖南長沙人,湖南大學(xué)教授,博士生導(dǎo)師?通訊聯(lián)系人，E-mail:yunzeng@hnu.edu.cn

基金項目：國家自然科學(xué)基金資助項目(61350007),National Natural Science Foundation of China(61350007) ;國家高技術(shù)研究發(fā)展計劃(863計劃)項目(2011AA010403)

*收稿日期：2015-01-27

文章編號：1674-2974(2016)02-0109-06