一種機(jī)載信號(hào)處理單元時(shí)鐘電路的設(shè)計(jì)與實(shí)現(xiàn)

孟博+徐玉杰+王晨博

摘要：該文詳細(xì)介紹了機(jī)載信號(hào)處理單元時(shí)鐘電路的設(shè)計(jì)方案，分別從時(shí)鐘需求、器件選型、信號(hào)終端匹配和PCB等方面進(jìn)行了設(shè)計(jì)，保證了機(jī)載信號(hào)處理單元時(shí)鐘電路的正確性、安全性和可靠性。測(cè)試結(jié)果和工程應(yīng)用表明，該時(shí)鐘電路各項(xiàng)指標(biāo)均滿足系統(tǒng)要求。

關(guān)鍵詞：信號(hào)處理單元；終端匹配；PCB

中圖分類(lèi)號(hào)：TP311 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：1009-3044（2016）04-0224-03

The Design and Implement of Clock Circuit in

Avionic Signal Processing Unit

MENG Bo， XU Yu-jie， WANG Chen-bo

（Xian Aeronautics Computing Technique Research Institute， AVIC， Xian 710065， China）

Abstract：In this paper， a design scheme of the clock circuit in Avionic Signal Processing Unit is presented including clock requirement， component selection， signal terminal matching and PCB respectively， which ensures the accuracy， safety and reliability of clock circuit in Signal Processing Unit. Test results and real-world applications show that the performance of the clock circuit meets the system requirements.

Key words： signal processing unit； terminal matching； PCB

1 概述

在機(jī)載設(shè)備電子系統(tǒng)中，時(shí)鐘電路一直是非常重要的組成部分。隨著電路復(fù)雜度和時(shí)鐘頻率越來(lái)越高，機(jī)載電子設(shè)備單位面積PCB上的器件密度和信號(hào)之間的串?dāng)_也越來(lái)越大，機(jī)載設(shè)備要求具有高可靠性、高安全性。產(chǎn)品時(shí)鐘電路設(shè)計(jì)的好壞直接影響整個(gè)機(jī)載電子產(chǎn)品的功能性能[1]。

針對(duì)此問(wèn)題，本文就機(jī)載信號(hào)處理單元時(shí)鐘電路設(shè)計(jì)在充分考慮時(shí)鐘需求、器件選型、終端匹配、PCB設(shè)計(jì)等因素下，提出一種滿足機(jī)載信號(hào)處理單元的時(shí)鐘電路實(shí)現(xiàn)方法，保證了機(jī)載設(shè)備時(shí)鐘電路的穩(wěn)定性和可靠性。

2 硬件電路設(shè)計(jì)

2.1 需求分析

信號(hào)處理單元負(fù)責(zé)主要完成光電任務(wù)的處理工作，產(chǎn)品具備獨(dú)立的5通道FC傳輸和信號(hào)處理通道，前4路完成與前端傳感器點(diǎn)-點(diǎn)連接的信號(hào)的處理任務(wù)。本文論述的信號(hào)處理單元采用5片DSP處理器TMS320C6455和1片F(xiàn)PGA可編程器件XC5VSX240T，主要實(shí)現(xiàn)DSP信號(hào)處理功能、FPGA信號(hào)預(yù)處理和Rapid IO交換互連等功能，信號(hào)處理單元結(jié)構(gòu)示意圖如圖1所示。

圖1中，前4路DSP處理器各對(duì)應(yīng)1路前端信號(hào)處理通道，第5路DSP處理器負(fù)責(zé)拼接功能，配置大容量DDR2 SDRAM存儲(chǔ)器，用于數(shù)據(jù)緩存?？删幊唐骷﨔PGA則用來(lái)實(shí)現(xiàn)信號(hào)的預(yù)處理和接口控制邏輯。最后通過(guò)RapidIO Switch交換互連協(xié)議，實(shí)現(xiàn)5路高速數(shù)據(jù)通道。

2.1.1 DSP時(shí)鐘需求

DSP （TMS320C6455）需要3種時(shí)鐘輸入源。其中，CLKIN1提供DSP內(nèi)部PLL1的源時(shí)鐘，主要用于產(chǎn)生DSP工作主頻。CLKIN2提供DSP內(nèi)部PLL2的源時(shí)鐘，主要用于產(chǎn)生DDR2控制器的工作時(shí)鐘。RIOCLK為差分時(shí)鐘，提供DSP上RapidIO接口的輸入基準(zhǔn)時(shí)鐘。DSP各時(shí)鐘的輸入要求如表1所示。

按照要求，設(shè)計(jì)中DSP的CLKIN1輸入50MHz的基準(zhǔn)時(shí)鐘，通過(guò)PLL1的控制寄存器產(chǎn)生20倍頻，產(chǎn)生DSP的工作主頻1GHz時(shí)鐘；DSP的CLKIN2輸入20MHz的基準(zhǔn)時(shí)鐘，通過(guò)PLL2的控制寄存器產(chǎn)生10倍頻，產(chǎn)生DSP DDR2控制器的200MHz接口工作時(shí)鐘；DSP的RIOCLK時(shí)鐘輸入156.25MHz的差分時(shí)鐘，通過(guò)RapidIO控制寄存器的設(shè)置，可以配置RapidIO接口工作速率為1.25Gbps、2.5Gbps和3.125Gbps。

2.1.2 FPGA時(shí)鐘需求

FPGA（XC5VSX240T）的時(shí)鐘需求有兩部分，一是FPGA實(shí)現(xiàn)存儲(chǔ)控制器的基準(zhǔn)時(shí)鐘。設(shè)計(jì)中，通過(guò)FPGA的GCLK全局引腳輸入100MHz的單端時(shí)鐘，用于產(chǎn)生FPGA中DDR2 SDRAM和QDRII SDRAM控制器的工作時(shí)鐘。同時(shí)，提供50MHz和20MHz的備份時(shí)鐘。二是通過(guò)IP核實(shí)現(xiàn)2路RapidIO接口，采用FPGA相鄰的4個(gè)GTP_DUAL Tile（MGT112，MGT 114，MGT 116，MGT 120）來(lái)實(shí)現(xiàn)。FPGA各時(shí)鐘的輸入要求如表2所示。

2.2 設(shè)計(jì)方案

根據(jù)DSP和FPGA的不同需求，信號(hào)處理單元時(shí)鐘電路設(shè)計(jì)實(shí)現(xiàn)方案如圖2所示。

通過(guò)50MHz晶振產(chǎn)生頻率為50MHz、周期20ns的時(shí)鐘信號(hào)，經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)器驅(qū)動(dòng)后輸出10路時(shí)鐘信號(hào)分別連接到TMS320C6455 DSP的CLKIN1時(shí)鐘管腳和FPGA的GCLK管腳，用于產(chǎn)生DSP的內(nèi)核工作時(shí)鐘和FPGA的工作時(shí)鐘。

通過(guò)20MHz晶振產(chǎn)生頻率為20MHz、周期50ns的時(shí)鐘信號(hào)，經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)器驅(qū)動(dòng)后輸出10路時(shí)鐘信號(hào)分別連接到TMS320C6455 DSP的CLKIN2時(shí)鐘管腳和FPGA的GCLK管腳，用于設(shè)置DSP的DDR2接口時(shí)鐘，作為FPGA工作的備份時(shí)鐘。

通過(guò)100MHz晶振產(chǎn)生頻率為100MHz、周期10ns的時(shí)鐘信號(hào)，經(jīng)過(guò)時(shí)鐘驅(qū)動(dòng)器驅(qū)動(dòng)后輸出10路時(shí)鐘信號(hào)連接到TMS320C6455 DSP的AECLKIN時(shí)鐘管腳和FPGA的GCLK管腳，提供DSP EMIF的接口工作時(shí)鐘和FPGA工作的備份時(shí)鐘。

通過(guò)156.25MHz差分晶振產(chǎn)生頻率為156.25MHz 、周期為6.4ns的差分時(shí)鐘信號(hào)，經(jīng)過(guò)差分時(shí)鐘驅(qū)動(dòng)器驅(qū)動(dòng)后分別輸出到5片TMS320C6455的RIOCLK和[RIOCLK]時(shí)鐘管腳， 提供DSP RapidIO接口的工作時(shí)鐘。

2.3 器件選型

由于TMS320C6455對(duì)于輸入時(shí)鐘的要求比較嚴(yán)格，要求外部輸入時(shí)鐘CLKIN1和CLKIN2的上升沿、下降沿時(shí)間均小于1.2ns。本設(shè)計(jì)中選用CDCVF2310作為時(shí)鐘驅(qū)動(dòng)器，該器件是1路輸入10路輸出，輸出最大上升沿、下降沿時(shí)間[tr]和[tf]為0.8ns，輸入輸出延遲[tPLH]和[tPHL]最小時(shí)間和最大時(shí)間分別為1.3ns和2.8ns，工作溫度范圍為-40溫到850，工作電壓的區(qū)間為2.3V到3.6V，工作的最大時(shí)鐘頻率為200MHz，可滿足TMS320C6455的需要。CDCVF2310驅(qū)動(dòng)器電氣指標(biāo)如圖3所示。

差分時(shí)鐘驅(qū)動(dòng)器采用SN65LVDS108，電路示意圖如圖4所示。該器件要求輸入LVDS的差分時(shí)鐘輸出8組LVDS差分時(shí)鐘，傳輸延遲小于4.7ns，輸出最大上升沿、下降沿時(shí)間為0.8ns，工作的最大時(shí)鐘頻率為400MHz，性能滿足設(shè)計(jì)要求。設(shè)計(jì)中配置5路提供DSP的工作時(shí)鐘。

模塊上FPGA采用RapidIO IP核實(shí)現(xiàn)RapidIO協(xié)議，對(duì)GTX的時(shí)鐘輸入有嚴(yán)格的要求。設(shè)計(jì)中，采用LV7744DEV-125M晶振產(chǎn)生125MHz的差分時(shí)鐘輸出，輸出到FPGA的GTX時(shí)鐘管腳，提供FPGA RapdiIO接口2.5Gbps的工作時(shí)鐘。

設(shè)計(jì)中20MHz、50MHz和100MHz晶振據(jù)選用SCX011B系列晶振，該晶振標(biāo)稱(chēng)頻率范圍1MHz到125MHz，頻率溫度穩(wěn)定度為[±]75ppm，占空比典型值為50%，各項(xiàng)參數(shù)均滿足系統(tǒng)設(shè)計(jì)要求。156.25MHz差分晶振選用LV7744DEV系列晶振。

2.4 信號(hào)終端匹配

由于信號(hào)處理單元中的時(shí)鐘信號(hào)種類(lèi)較多、頻率較高，因此在設(shè)計(jì)之初要考慮時(shí)鐘信號(hào)完整性，本設(shè)計(jì)采用了終端匹配技術(shù)[2][3]。

2.4.1 串聯(lián)電阻方式

在驅(qū)動(dòng)器末端加載一個(gè)串聯(lián)電阻Rs，確保信號(hào)不會(huì)在源端發(fā)射回來(lái)，鏈路中特性阻抗為Z0 ，驅(qū)動(dòng)設(shè)備的輸出阻抗為R0 ，匹配設(shè)計(jì)的規(guī)則為Z0 =Rs+ R0，串聯(lián)電阻方式如圖5所示。這種串聯(lián)電阻的方式，保證了信號(hào)的完整性傳輸，這種方式的優(yōu)點(diǎn)在串聯(lián)的電阻很小，功耗很低，有很好的直流噪聲容限，缺點(diǎn)在于使得時(shí)鐘信號(hào)的延遲增大。

2.4.2 并聯(lián)RC方式

并聯(lián)RC方式是在負(fù)載端并聯(lián)一個(gè)RC網(wǎng)絡(luò)，在TTL和CMOS電路經(jīng)常使用，并聯(lián)RC方式如圖6所示。其中，并聯(lián)網(wǎng)絡(luò)中的R值須與電路阻值Z0相等，C值通常選擇比較謹(jǐn)慎，其要求能夠吸收電波的能量，又不至于加大信號(hào)的上升時(shí)間，經(jīng)驗(yàn)選擇小于50pf的電容。

綜合考慮，在信號(hào)線發(fā)送端利用源端串接匹配電阻的方法來(lái)吸收反射信號(hào)，由于傳輸線的特征阻抗控制為50歐， 因此設(shè)計(jì)中選用的是22歐的匹配電阻。

2.5 PCB設(shè)計(jì)

信號(hào)處理模塊時(shí)鐘網(wǎng)絡(luò)較復(fù)雜，因此在PCB設(shè)計(jì)要充分考慮信號(hào)完整性問(wèn)題[4] [5] [6]。本設(shè)計(jì)在PCB布局布線主要采取的措施主要包括：

1） 要求整個(gè)模塊的特征阻抗為50歐；

2） 晶振輸出的時(shí)鐘信號(hào)走線盡量短，遠(yuǎn)離其他信號(hào)線；

3） 源端串阻靠近晶振放置；晶振輸出時(shí)鐘信號(hào)參考層為地平面，不能跨分割平面；

4） 時(shí)鐘驅(qū)動(dòng)器輸出的時(shí)鐘信號(hào)盡量短，遠(yuǎn)離其他信號(hào)線，源端串阻靠近；

5） 鐘驅(qū)動(dòng)器放置；時(shí)鐘驅(qū)動(dòng)器輸出時(shí)鐘信號(hào)參考層為地平面，不能跨分割平面；

6） 時(shí)鐘線盡量少打孔，保持阻抗連續(xù)性，與其他線的間距保持3W或以上。

3 測(cè)試驗(yàn)證

在實(shí)驗(yàn)室搭建測(cè)試平臺(tái)對(duì)機(jī)載信號(hào)處理單元的時(shí)鐘電路進(jìn)行測(cè)試驗(yàn)證。信號(hào)處理模塊的誤碼率能直接反應(yīng)時(shí)鐘電路設(shè)計(jì)的性能。創(chuàng)建測(cè)試模塊誤碼率的工程文件ibert.bit，利用Chipscope進(jìn)行誤碼率測(cè)試。誤碼率測(cè)試結(jié)果如圖7所示，該信號(hào)處理單元共有5路高速數(shù)據(jù)通道，選擇其中兩路進(jìn)行測(cè)試。發(fā)送數(shù)據(jù)速率為2.125Gbps，在連續(xù)測(cè)試8分鐘后，接收端接收到的數(shù)據(jù)Bit累積達(dá)到1.059E012，發(fā)生錯(cuò)誤的數(shù)據(jù)位0，誤碼率下降到9.441E-013，并且隨著時(shí)間的延長(zhǎng)，誤碼率會(huì)一直下降。

測(cè)試結(jié)果表明，本文介紹的信號(hào)處理單元時(shí)鐘電路設(shè)計(jì)，完全滿足該機(jī)載信號(hào)處理單元的系統(tǒng)要求。

4結(jié)論

本文從機(jī)載設(shè)備時(shí)鐘電路設(shè)計(jì)要求出發(fā)，詳細(xì)介紹了一種機(jī)載信號(hào)處理單元時(shí)鐘電路的器件選型、終端匹配、PCB設(shè)計(jì)等方面的詳細(xì)設(shè)計(jì)，給出了機(jī)載信號(hào)處理模塊時(shí)鐘電路的實(shí)現(xiàn)方法。實(shí)驗(yàn)測(cè)試結(jié)果表明，該時(shí)鐘電路各項(xiàng)指標(biāo)均符合系統(tǒng)要求，現(xiàn)已在實(shí)際應(yīng)用中得到驗(yàn)證，并對(duì)其他機(jī)載設(shè)備的電路設(shè)計(jì)有一定的指導(dǎo)作用。

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