基于FPGA的數(shù)字下變頻設(shè)計

［李飛 馮曉東 劉其超］

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基于FPGA的數(shù)字下變頻設(shè)計

［李飛 馮曉東 劉其超］

摘要

數(shù)字下變頻是軟件無線電的關(guān)鍵技術(shù)之一，在分析數(shù)字下變頻基本原理的基礎(chǔ)上，給出了一種數(shù)字下變頻的設(shè)計方案，然后基于Xilinx Vivado開發(fā)平臺對各個模塊進(jìn)行設(shè)計，最后借助Modelsim 10.1a和Matlab對方案進(jìn)行仿真驗(yàn)證，結(jié)果表明本文方案是正確可行的。

關(guān)鍵詞：軟件無線電 數(shù)字下變頻 FPGA 數(shù)字濾波器

李飛

重慶郵電大學(xué)通信與信息工程學(xué)院，碩士，主要研究方向?yàn)閿?shù)字接收技術(shù)，數(shù)字信號處理。

馮曉東

重慶郵電大學(xué)通信與信息工程學(xué)院，高級工程師，主要研究方向?yàn)樯漕l微波接收技術(shù)。

劉其超

重慶郵電大學(xué)通信與信息工程學(xué)院，碩士，主要研究方向?yàn)楣饫w通信。

0 引言

軟件無線電的基本思想是構(gòu)造一個通用的硬件平臺，將各種通信功能通過軟件控制來實(shí)現(xiàn)，這就擺脫了傳統(tǒng)無線電面向硬件的設(shè)計方式，很大程度提高了開發(fā)效率[1]。數(shù)字下變頻（DDC）是軟件無線電的關(guān)鍵技術(shù)之一，被廣泛應(yīng)用于數(shù)字接收機(jī)中，DDC模塊在AD模塊后面，把高速數(shù)字信號轉(zhuǎn)化成低速數(shù)字信號，以便后續(xù)模塊對信號進(jìn)行實(shí)時處理，DDC的設(shè)計將直接影響接收機(jī)接收性能的好壞。

1 數(shù)字下變頻原理

本文的DDC設(shè)計方案如圖1所示，包括正交混頻和抽取濾波兩部分，其原理過程為經(jīng)過A/D轉(zhuǎn)換后的數(shù)字信號x(n)與數(shù)字振蕩器（NCO）產(chǎn)生的正余弦波相乘進(jìn)行正交混頻，混頻后的信號經(jīng)過積分梳狀（CIC）濾波器和半帶（HB)濾波器進(jìn)行抽取濾波，最后通過FIR濾波器進(jìn)行整形濾波，輸出 I（n）和Q(n)兩路基帶信號[5]。

圖1 DDC原理框圖

2 數(shù)字下變頻的設(shè)計

本文DDC中各模塊的設(shè)計大部分采用Xilinx IP Core完成的，Xilinx公司把一些功能模塊進(jìn)行高效設(shè)計然后封裝成IP Core，像乘法器和FIR濾波器等，開發(fā)者進(jìn)行FPGA開發(fā)時可以直接調(diào)用這些IP Core，這樣做可以縮短開發(fā)周期，提高開發(fā)效率。

2.1 混頻模塊設(shè)計

混頻模塊主要包括數(shù)字振蕩器NCO和乘法器，NCO的主要功能是產(chǎn)生穩(wěn)定的、正交的、頻率可控的正弦和余弦信號，它是影響DDC性能的主要因素之一，其離散序列表達(dá)式如式（1）所示：

其中fLO是NCO產(chǎn)生的本振頻率，fclk為系統(tǒng)參考時鐘。

NCO實(shí)現(xiàn)方法很多，最常用的方法是查找表法（LUT），其結(jié)構(gòu)如圖2所示：

圖2 NCO結(jié)構(gòu)圖

由圖2可知，NCO主要由相位累加器、相位寄存器和波形儲存器三部分組成[4]，它的工作原理是：每來一個系統(tǒng)時鐘fclk，相位累加器就把頻率控制字累加一次，然后用得到的相位累加值作為地址，根據(jù)地址查找相應(yīng)的幅度值，最終輸出相應(yīng)的波形。系統(tǒng)時鐘fclk、相位累加器的位數(shù)N、頻率控制字K的大小共同決定NCO的輸出頻率fout，三者的關(guān)系如式（2）所示。

本設(shè)計系統(tǒng)時鐘fclk=128MHz，N=32，輸出頻率為out=32MHz，由（2）式可得頻率控制字K=1073741824，仿真波形如圖3所示。

圖3 NCO輸出波形仿真圖

2.2 抽取濾波模塊設(shè)計

低通濾波器組的主要作用是低通濾波，一般由FIR濾波器實(shí)現(xiàn)。但是，由于FPGA接收的AD采樣數(shù)據(jù)具有很高的采樣率，不適合實(shí)時處理，因此，該低通濾波器組還需實(shí)現(xiàn)降低采樣率這一功能。同時，高采樣率的數(shù)據(jù)會增加FIR濾波器的設(shè)計難度，使得資源消耗過多、功耗過大，因此在使用FIR濾波之前，需要使用抽取濾波器組來降低采樣率。本文采用積分梳狀濾波器和半帶濾波器進(jìn)行抽取濾波。

2.21 CIC濾波器

積分梳狀濾波器（Cascaded Integrated Comb，CIC）的沖激響應(yīng)為：

其中D為CIC濾波器的階數(shù)（即抽取因子）。由沖激響應(yīng)可見，CIC濾波器其實(shí)是一種具有線性相位的特殊FIR濾波器[3]，其Z變換如（4）式：

圖4 CIC濾波器的結(jié)構(gòu)圖

由圖4可見，CIC濾波器由積分器H1(z)、梳狀濾波器H2(z)和抽取器組成，其結(jié)構(gòu)簡單，無需一般FIR濾波器所需的乘法運(yùn)算，這不僅提高了實(shí)時性，而且也簡化了硬件，適合于工作在高采樣率條件下，因此CIC濾波器在多速率信號處理中具有特別重要的位置[2]。

由于單級CIC濾波器的阻帶衰減很差，只有13.46 dB，所以工程常用多級CIC濾波器級聯(lián)。

N級CIC濾波器的傳遞函數(shù)為：

每增加一級CIC濾波器，則旁瓣電平衰減增加13.46 dB。本設(shè)計中使用5級級聯(lián)CIC濾波器，頻譜特性如圖5所示，其具有67.3dB的阻帶衰減[3]，基本能滿足實(shí)際要求。

圖5 級聯(lián)5級CIC濾波器幅頻曲線

本文的CIC濾波器是借助Xilinx LogiCORE IP CIC Compiler實(shí)現(xiàn)的[7]，在IP Core中可以配置相應(yīng)的抽取率和級聯(lián)數(shù)。

2.22 HB濾波器

半帶濾波器(Half-Band，HB)適合于實(shí)現(xiàn)D= 2M倍(2的冪次方倍)的抽取或內(nèi)插。其沖激響應(yīng)為：

從公式（6）可以看出，HB濾波器的沖激響應(yīng)除了h(0)為1外，在其他偶數(shù)點(diǎn)的取值均為零，即濾波器近一半的系數(shù)為零，這就節(jié)省了一半的運(yùn)算量，具有很高的實(shí)現(xiàn)效率，適合于進(jìn)行實(shí)時處理。

其幅頻特性如圖6所示：

圖6 半帶濾波器幅頻響應(yīng)示意圖

半帶濾波器的頻率響應(yīng)滿足以下關(guān)系：半帶濾波器的阻帶寬度π?ωs與通帶寬度ωp是相等的，且通帶和阻帶波紋相等[2]。

本文設(shè)計用Matlab中的FADTool來設(shè)計HB濾波器的，把生成的濾波器系數(shù)導(dǎo)入到FPGA的FIR IP Core中[6]。幅頻響應(yīng)曲線如圖7所示，HB濾波器的階數(shù)為16，截止頻率為0.3Fs，阻帶衰減為110dB。

圖7 HB濾波器幅頻響應(yīng)曲線

2.23 FIR濾波器

在數(shù)字下變頻模塊中，HB濾波器后面需要增加一個FIR低通濾波器進(jìn)行整形濾波，由于這時信號經(jīng)過抽取后速率變得較低，所以可以適當(dāng)提高FIR的階數(shù)來減少過渡帶寬，提高濾波性能。本文FIR濾波器是通過Matlab FADTool工具設(shè)計的，如圖8所示，該濾波器階數(shù)為100階，阻帶衰減為80dB，通帶寬度為0.2Fs。

3 FPGA仿真結(jié)果

系統(tǒng)驗(yàn)證對頻率為1MHz信號的數(shù)字下變頻，本文設(shè)計采用的系統(tǒng)時鐘為128MHz，中頻頻率為96MHz，用系統(tǒng)時鐘對中頻信號進(jìn)行采樣，由帶通采樣定理可知，在32MHz處會出現(xiàn)基帶信號的鏡像信號，把FIR濾波器的Fs設(shè)為8MHz，采樣時鐘從128MHz變到8MHz，抽取率為16，所以CIC濾波器抽取率為8，HB濾波器為2。

圖8 FIR濾波器幅頻響應(yīng)曲線

系統(tǒng)輸入97MHz余弦信號，經(jīng)過采樣后鏡像信號出現(xiàn)在33MHz處，然后與NCO產(chǎn)生的32MHz正交信號進(jìn)行混頻，通過抽取濾波后最終應(yīng)該存在1MHz的信號不被濾掉。

取I路信號進(jìn)行觀察，混頻Modelsim仿真圖如圖9所示，經(jīng)過FIR輸出的時域信號如圖10所示。

把FPGA中FIR輸出的數(shù)據(jù)導(dǎo)入到Matlab中可得歸一化頻譜圖如圖11所示，從中可看出1MHz信號沒有被濾除。

結(jié)合圖9、10、11可以看出，本設(shè)計方案準(zhǔn)確完成了1MHz信號的數(shù)字下變頻。達(dá)到了預(yù)期的效果。

4 結(jié)語

本文基于FPGA設(shè)計了一種數(shù)字下變頻的方案，設(shè)計方案采用高效濾波器進(jìn)行抽取濾波，可以節(jié)省一定的資源。同時，大部分模塊的實(shí)現(xiàn)采用了Xilinx IP Core，這樣做可以簡化設(shè)計流程和縮短開發(fā)時間，從最后的結(jié)果可以看出本設(shè)計方案是正確可行的，可以應(yīng)用到中頻接收機(jī)中，具有良好的應(yīng)用前景。

圖11 輸出信號歸一化頻譜圖

圖9 混頻信號仿真圖

圖10 輸出信號時域仿真圖

參考文獻(xiàn)

1楊小牛, 樓才義, 徐建良. 軟件無線電原理與應(yīng)用[M]. 北京:電子工業(yè)出版社, 2001

2徐小明, 蔡燦輝. 基于FPGA的數(shù)字下變頻（DDC）設(shè)計[J].通信技術(shù),2011,44（10)

3陳斌, 杜仲, 周世君,等. 一種基于FPGA的數(shù)字下變頻算法設(shè)計[J]. 電視技術(shù),2011,35(13)

4羅琳.基于FPGA的數(shù)字下變頻的研究與分析[D].西安:西安電子科技大學(xué),2013

5蘇曉曉.數(shù)字化接收機(jī)的FPGA設(shè)計[D].哈爾濱: 哈爾濱工業(yè)大學(xué),2012

6Xinlinx Inc, LogiCORE IP FIR Compiler v6.3 DS794, March 1, 2011

7Xinlinx Inc, LogiCORE IP CIC Compiler v3.0 DS845, June 22, 2011

收稿日期：（2015-11-22）