一種Sigma Delta調(diào)制的SATA3擴(kuò)頻時(shí)鐘發(fā)生器

王 希，邵 剛，呂俊盛，田 澤

(西安航空計(jì)算技術(shù)研究所 集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710076)

一種Sigma Delta調(diào)制的SATA3擴(kuò)頻時(shí)鐘發(fā)生器

王 希，邵 剛，呂俊盛，田 澤

(西安航空計(jì)算技術(shù)研究所 集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)實(shí)驗(yàn)室，陜西 西安 710076)

文中設(shè)計(jì)了一款符合SATA3協(xié)議、具有Sigma Delta調(diào)制特性的擴(kuò)頻時(shí)鐘發(fā)生器。該電路基于小數(shù)分頻鎖相環(huán)，由相位比較器、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器、三角波發(fā)生器和擴(kuò)頻調(diào)制器組成。通過三角波發(fā)生器產(chǎn)生固定頻率的三角波，經(jīng)過Sigma Delta調(diào)制器對(duì)三角波進(jìn)行處理，實(shí)現(xiàn)對(duì)鎖相環(huán)環(huán)路分頻比的調(diào)制，進(jìn)而使電路的環(huán)路特性滿足SATA3協(xié)議的要求。該擴(kuò)頻時(shí)鐘發(fā)生器的輸入時(shí)鐘為100 MHz，時(shí)鐘輸出以31.25 kHz的調(diào)制頻率由6 GHz向下擴(kuò)頻5 000 ppm，得到的功率相比于未使用向下擴(kuò)頻時(shí)減小了21.58 dB。文中所設(shè)計(jì)的電路采用65 nm CMOS工藝，所用的電源電壓為1.2 V，功耗大小約為43 mW。該結(jié)構(gòu)受到工藝參數(shù)變化的影響較小，電路結(jié)構(gòu)相對(duì)簡單，性能穩(wěn)定，便于集成。

SATA3;鎖相環(huán);擴(kuò)頻時(shí)鐘;三角波調(diào)制

1 概 述

近年來，芯片的接口速度越來越高，往往達(dá)到5 Gbps以上，由此產(chǎn)生了更為嚴(yán)重的EMI問題，對(duì)電子產(chǎn)品性能造成了惡劣影響。在高速接口電路中，傳統(tǒng)抑制電測干擾的辦法是使用屏蔽線和同軸線，但這會(huì)大大增加產(chǎn)品成本。相比之下，擴(kuò)頻時(shí)鐘技術(shù)易于實(shí)現(xiàn)，適合在芯片設(shè)計(jì)中使用，可顯著降低系統(tǒng)設(shè)計(jì)開銷[1]。

圖1是時(shí)鐘向下擴(kuò)頻的示意圖。

以三角波調(diào)制為例，擴(kuò)頻調(diào)制后的時(shí)鐘頻率在fnormal與(1-δ)fnormal之間以fm為周期變化。其中，δ是擴(kuò)頻調(diào)制系數(shù)，fnormal是非擴(kuò)頻時(shí)的時(shí)鐘頻率，fm是調(diào)制頻率。在SATA3協(xié)議中，fnormal為6GHz，δ不超過5 000ppm，采取三角波調(diào)制且調(diào)制頻率fm為30～33kHz[2]。擴(kuò)頻后的時(shí)鐘頻譜在功率峰值上將比原來未擴(kuò)頻時(shí)有所下降,從而一定程度上抑制了電磁干擾。

2 系統(tǒng)設(shè)計(jì)

擴(kuò)頻時(shí)鐘的產(chǎn)生，一般采取向鎖相環(huán)中注入調(diào)制信號(hào)的方式來調(diào)制環(huán)路參數(shù)，達(dá)到擴(kuò)頻的目的。其主要的調(diào)制方式可根據(jù)對(duì)鎖相環(huán)調(diào)制位置的不同而分為以下三種。

圖1 時(shí)鐘向下擴(kuò)頻的示意圖

第一種方法是調(diào)制鎖相環(huán)的輸入?yún)⒖紩r(shí)鐘。這種方法會(huì)引入較大的數(shù)字噪聲，惡化時(shí)鐘信號(hào)的噪聲和抖動(dòng)，影響擴(kuò)頻的性能，不適合于片上實(shí)現(xiàn)。

第二種方法是調(diào)制壓控振蕩器的控制電壓。這種方式能直接控制輸出頻率，但是受限于模擬調(diào)制方式，易受工藝偏差影響，調(diào)制精度不高。

文中采用第三種方法，在鎖相環(huán)的反饋回路分頻器處進(jìn)行調(diào)制。相比于調(diào)制參考時(shí)鐘、調(diào)制壓控振蕩器控制電壓等方式，受工藝參數(shù)變化影響小，性能穩(wěn)定，電路結(jié)構(gòu)簡單，便于集成，適合于SATA3等有時(shí)鐘擴(kuò)頻要求的高速數(shù)據(jù)傳輸應(yīng)用[3]。

所設(shè)計(jì)的擴(kuò)頻時(shí)鐘產(chǎn)生電路結(jié)構(gòu)如圖2所示，由相位比較器、電荷泵、環(huán)路濾波器、壓控振蕩器、分頻器、三角波發(fā)生器和擴(kuò)頻調(diào)制器組成[4]。

圖2 系統(tǒng)結(jié)構(gòu)圖

根據(jù)SATA3協(xié)議要求，輸出時(shí)鐘的目標(biāo)頻率為6GHz，并需要以30～33kHz的頻率為周期進(jìn)行向下5 000ppm的擴(kuò)頻調(diào)制。三角波發(fā)生器產(chǎn)生周期為31.25kHz的三角波，對(duì)調(diào)制器的輸出進(jìn)行控制。調(diào)制器對(duì)分頻器進(jìn)行SigmaDelta調(diào)制，并控制分頻比呈三角波形式變化，利用環(huán)路的跟蹤特性使振蕩器的輸出時(shí)鐘頻率向下擴(kuò)展，達(dá)到抑制電磁干擾的目的。

3 電路設(shè)計(jì)

3.1 電荷泵

電流轉(zhuǎn)向電荷泵的電路結(jié)構(gòu)如圖3所示。

圖3 電荷泵

該電路在輸出點(diǎn)引入一個(gè)單位增益運(yùn)放作為緩沖器，使電荷泵的輸出端跟蹤單位增益緩沖器的輸出端電位。在開關(guān)管打開與關(guān)閉的過程中，上下電流源器件的漏端始終與電荷泵輸出或單位增益緩沖器的輸出相連，減小了開關(guān)管源極向襯底電容的充放電。而且因?yàn)殡娏髟纯偸翘幱趯?dǎo)通狀態(tài)，雖然會(huì)增加一定的靜態(tài)功耗，但電荷泵的開關(guān)速度得到了大幅提高。

電流源采用共源共柵結(jié)構(gòu)，增大了其輸出阻抗，提高充放電時(shí)電流的大小匹配，代價(jià)是縮小了輸出電壓的線性范圍。開關(guān)管為對(duì)管形式，減小了電荷的溝道注入和時(shí)鐘饋通效應(yīng)的影響。該電路的最顯著特點(diǎn)是電流失配小，可低至1%，工作速度快，適用于參考時(shí)鐘頻率較高的系統(tǒng)中[5-6]。

3.2 振蕩器

振蕩器采用電感電容結(jié)構(gòu)的壓控振蕩器，見圖4。

圖4 壓控振蕩器

相比于環(huán)形振蕩器，電感電容振蕩器具有低功耗和低噪聲的優(yōu)點(diǎn)。

圖中電流鏡處的RC低通濾波能顯著改善電路的低頻噪聲性能。振蕩器頂部的電容和底部的電感則可以很好地抑制二次諧波[7]。

振蕩器由片上穩(wěn)壓器供電，能充分隔離數(shù)字模塊耦合到電源上的各種噪聲[8]，提高了電路的噪聲性能。

諧振電路采用寬帶調(diào)諧結(jié)構(gòu)。諧振電容由固定電容陣列和變?nèi)莨芙M成。該電路將輸出頻率范圍分為若干個(gè)子帶，由固定電容陣列控制。在各個(gè)子帶內(nèi)部，由振蕩器的輸入控制電壓Vtune對(duì)可變電容進(jìn)行連續(xù)調(diào)節(jié)。

振蕩器之所以采用寬帶結(jié)構(gòu)，一方面是考慮到需要在一定范圍內(nèi)對(duì)工藝溫度和寄生等因素造成的頻率偏差進(jìn)行及時(shí)修正，另一方面是為了進(jìn)一步兼容其他協(xié)議的指標(biāo)要求，以提高設(shè)計(jì)的可重用性[9-11]。

3.3 多模分頻器

多模分頻器的電路如圖5(a)所示。它由若干除2/除3單元級(jí)聯(lián)而成，每級(jí)相互獨(dú)立。隨著頻率降低，后級(jí)除2/除3單元的功耗和晶體管尺寸可以相應(yīng)減小。圖5(b)為除2/除3單元的內(nèi)部電路結(jié)構(gòu)。當(dāng)modin為0，電路為二分頻；當(dāng)modin為1，電路為三分頻[12]。

圖5 多模分頻器和除2/除3單元

多模分頻器電路的分頻比N可表示為：

N=2n+2n-1pn-1+2n-2pn-2+…+2p1+p0

(1)

按照工作頻率的大小，一般可將多模分頻器分為前和后兩部分。前端電路的工作頻率高，將振蕩器的高頻信號(hào)分頻到較低的頻率，然后再由后半部分的可編程分頻器進(jìn)一步分頻，把信號(hào)的頻率降低到目標(biāo)頻率。

圖5(b)中的DLATCH可以采用CML或TSPC兩種結(jié)構(gòu)。CML結(jié)構(gòu)的工作頻率高，可以產(chǎn)生全差分輸出，能有效抑制共模干擾，缺點(diǎn)是存在直流功耗，頻率越高功耗越大，且電路中晶體管堆疊，給低電壓下的設(shè)計(jì)帶來一定難度。而在TSPC結(jié)構(gòu)中，電路的節(jié)點(diǎn)電容通過存儲(chǔ)和泄放電荷來保存邏輯值。

隨著特征尺寸的減小，尤其在90nm以后，TSPC電路的工作上限頻率逐漸增大，受工藝偏差和溫度變化的影響較小。相比之下，由于電源電壓不斷降低，CML結(jié)構(gòu)的設(shè)計(jì)難度增大，其應(yīng)用會(huì)進(jìn)一步受限。在功耗方面，CML結(jié)構(gòu)存在直流偏置，相比之下，TSPC屬于動(dòng)態(tài)邏輯，功耗較小[13-14]。

根據(jù)CML與TSPC結(jié)構(gòu)的各自特點(diǎn)，文中的多模分頻器在工作頻率高的部分使用CML結(jié)構(gòu)，低頻率部分使用TSPC結(jié)構(gòu)，達(dá)到了優(yōu)化電路功耗的目的。

3.4 三角波發(fā)生器

三角波發(fā)生器是用來實(shí)現(xiàn)30～33 kHz，5 000 ppm的向下擴(kuò)頻功能的主要模塊之一。通過控制分頻器的分頻比在小范圍內(nèi)呈周期性三角形波動(dòng)，利用環(huán)路特性，進(jìn)而使振蕩器的頻率隨之改變[4]。

該部分由分頻器、計(jì)數(shù)器、判決器組成。分頻器將反饋時(shí)鐘的頻率降低到計(jì)數(shù)器的工作頻率。計(jì)數(shù)器可以分別向上或向下計(jì)數(shù)，計(jì)數(shù)值作為調(diào)制控制輸出。假設(shè)計(jì)數(shù)器向上計(jì)數(shù)，當(dāng)計(jì)數(shù)值達(dá)到某一高點(diǎn)時(shí)，判決器翻轉(zhuǎn)，使計(jì)數(shù)器開始向下計(jì)數(shù)，達(dá)到低點(diǎn)時(shí)則向上累加，周而復(fù)始，從而實(shí)現(xiàn)對(duì)分頻比的三角波調(diào)制。

3.5 擴(kuò)頻調(diào)制器

擴(kuò)頻調(diào)制器的作用是控制分頻器，使其產(chǎn)生與Fractional-N Sigma-Delta鎖相環(huán)相類似的小數(shù)分頻比。分頻比的小數(shù)部分由三角波發(fā)生器確定，從而使振蕩器的輸出頻率也呈三角波形式變化，而由此產(chǎn)生的量化噪聲則被推到高頻，最終被環(huán)路濾除。調(diào)制器采用MASH1-1-1結(jié)構(gòu)[4]。

4 仿真結(jié)果

輸入?yún)⒖紩r(shí)鐘頻率為100 MHz，環(huán)路的分頻比為60,考慮到兼顧其他協(xié)議的頻率要求，Sigma-Delta調(diào)制器的位寬設(shè)計(jì)為16 bit。為生成31.25 kHz的三角波，將三角波發(fā)生器中分頻器的分頻比設(shè)為25，使得判決器工作在4 MHz頻率下，計(jì)數(shù)下限為216·(1-60·0.005)=45 875，上限為65 535。

整個(gè)設(shè)計(jì)采用65 nm CMOS工藝,電源電壓1.2 V，功耗43 mW。頻譜仿真結(jié)果如圖6所示。

從圖中可見，當(dāng)環(huán)路穩(wěn)定后，擴(kuò)頻時(shí)鐘輸出時(shí)鐘由6.001 GHz向下擴(kuò)展到5.971 GHz，調(diào)制周期為31.6 kHz，相比未擴(kuò)頻的時(shí)鐘，功率減小21.58 dB，實(shí)現(xiàn)了時(shí)鐘擴(kuò)展功能。

圖6 頻譜仿真結(jié)果

5 結(jié)束語

文中完成了一款支持SATA3的可擴(kuò)頻時(shí)鐘發(fā)生器的設(shè)計(jì)。采用Sigma-Delta調(diào)制器對(duì)環(huán)路的分頻器進(jìn)行三角波調(diào)制，進(jìn)而利用鎖定狀態(tài)下的環(huán)路特性，使得振蕩器輸出頻率被固定頻率三角波所調(diào)制，達(dá)到抑制系統(tǒng)時(shí)鐘電磁干擾的目的。

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A Spread Spectrum Clock Generator for SATA3 Based on Sigma Delta

WANG Xi，SHAO Gang，Lü Jun-sheng，TIAN Ze

(Key Laboratory for Aeronautics IC & Microsystem Design,China Aeronautics Computing Technique Research Institute，Xi’An 710076，China)

A spread spectrum clock generator for SATA3 with Sigma Delta modulation is proposed.The design is based on a fractional-N PLL,including phase detector,charge pump,loop filter,voltage-controlled oscillator,divider and triangular waveform modulator.The output waveform with constant frequency produced by the triangular waveform generator is transformed by a sigma delta modulator and controls the loop frequency divider to get compliance to SATA3.The circuit generates a 6 GHz clock with a 5000 ppm down spread spectrum modulated by a triangular waveform at 31.25 kHz with a 100 MHz reference clock.The power obtained is reduced 21.58 dB compared with not using spread spectrum.The circuit adopts 65 nm CMOS with a supply of 1.2 V,consuming 43 mW.The structure affected by process parameters change is small,and the circuit structure is relatively simple,with stable performance,easy to integration.

SATA3;PLL;spread spectrum clock;triangular waveform modulation

2015-06-16

2015-09-22

時(shí)間：2016-04-00

航空科學(xué)基金(2015ZC51036)；中國航空工業(yè)集團(tuán)創(chuàng)新基金(2010BD63111)

王 希(1988-)，男，碩士，研究方向?yàn)楦咚贁?shù)?；旌霞呻娐吩O(shè)計(jì)；田 澤,博士,研究員,中航首席技術(shù)專家，研究方向?yàn)镾oC設(shè)計(jì)、嵌入式系統(tǒng)設(shè)計(jì)、VLSI設(shè)計(jì)。

http://www.cnki.net/kcms/detail/61.1450.TP.20160322.1517.002.html

TP39

A

1673-629X(2016)04-0144-04

10.3969/j.issn.1673-629X.2016.04.032