基于PowerPC架構(gòu)的通用處理器系統(tǒng)虛擬驗(yàn)證

王 婷,馬 超,田 澤

(1.中國(guó)航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)試驗(yàn)室，陜西 西安 710068)

基于PowerPC架構(gòu)的通用處理器系統(tǒng)虛擬驗(yàn)證

王 婷1,2,馬 超1,2,田 澤1,2

(1.中國(guó)航空計(jì)算技術(shù)研究所，陜西 西安 710068；2.集成電路與微系統(tǒng)設(shè)計(jì)航空科技重點(diǎn)試驗(yàn)室，陜西 西安 710068)

基于PowerPC架構(gòu)通用處理器系統(tǒng)在全球軍用/宇航微處理器等長(zhǎng)壽命、高可靠領(lǐng)域應(yīng)用非常廣泛，與此同時(shí)其規(guī)模和復(fù)雜度之大給設(shè)計(jì)和驗(yàn)證帶來(lái)了巨大挑戰(zhàn)。文中基于一款PowerPC架構(gòu)的通用處理器系統(tǒng)，構(gòu)建軟硬件協(xié)同工作的虛擬驗(yàn)證平臺(tái)，開(kāi)發(fā)驗(yàn)證模型和測(cè)試程序，并采用模塊級(jí)到系統(tǒng)級(jí)的分層驗(yàn)證策略。驗(yàn)證結(jié)果表明，基于PowerPC架構(gòu)通用處理器系統(tǒng)虛擬驗(yàn)證能夠有效地進(jìn)行系統(tǒng)的功能和性能驗(yàn)證，提高了驗(yàn)證效率，縮短了設(shè)計(jì)中的查錯(cuò)糾錯(cuò)時(shí)間，從而降低風(fēng)險(xiǎn)，加快設(shè)計(jì)、驗(yàn)證進(jìn)度。

PPC通用處理器；驗(yàn)證平臺(tái)；驗(yàn)證模型；虛擬仿真

0 引 言

PowerPC架構(gòu)通用處理器系統(tǒng)在多媒體、計(jì)算機(jī)、汽車等領(lǐng)域及衛(wèi)星、軍用飛機(jī)、彈道發(fā)射系統(tǒng)、艦船和海軍設(shè)備等軍用領(lǐng)域有非常廣泛的應(yīng)用[1-3]?？紤]到通用處理器系統(tǒng)的規(guī)模和設(shè)計(jì)復(fù)雜度之大，保證其通用性和靈活性的同時(shí)兼顧處理效率，大多采用軟硬件協(xié)同設(shè)計(jì)的方法，在設(shè)計(jì)難度增大的情況下，進(jìn)行行之有效的仿真驗(yàn)證工作也變得至關(guān)重要[4-5]。

文中基于一款PowerPC架構(gòu)的通用處理器系統(tǒng)，通過(guò)搭建虛擬驗(yàn)證平臺(tái)模擬其工作過(guò)程，采用模塊級(jí)到系統(tǒng)級(jí)的分層驗(yàn)證策略，能夠有效進(jìn)行系統(tǒng)的功能和性能驗(yàn)證，縮短設(shè)計(jì)中的查錯(cuò)糾錯(cuò)時(shí)間，從而降低風(fēng)險(xiǎn)，加快設(shè)計(jì)和驗(yàn)證進(jìn)度。

1 PowerPC架構(gòu)通用處理器系統(tǒng)解決方案

文中的PowerPC架構(gòu)通用處理器系統(tǒng)是一款以PowerPC處理器為核心，集成浮點(diǎn)處理單元、二級(jí)Cache，對(duì)外提供SDRAM存儲(chǔ)器接口、以太網(wǎng)接口和PCI接口，并提供UART、GPIO、I2C、EBC等豐富外設(shè)接口的高性能、低功耗處理器系統(tǒng)，如圖1所示。

圖1 處理器系統(tǒng)結(jié)構(gòu)框圖

高帶寬、低延遲的處理器局部總線PLB負(fù)責(zé)連接高性能的外圍設(shè)備[6-7]，如DMA控制器、片上存儲(chǔ)等。片上外設(shè)總線OPB則用來(lái)連接低速外圍設(shè)備，如看門狗、實(shí)時(shí)時(shí)鐘等。PLB總線與OPB總線之間用PLB-OPB的橋接器連接，以減輕PLB總線的負(fù)荷。設(shè)備控制寄存器總線DCR把所有連接在PLB和OPB上的模塊用雛菊鏈的方式進(jìn)行互連，通過(guò)它來(lái)對(duì)所有設(shè)備的控制寄存器進(jìn)行操作，以減少零碎的寄存器訪問(wèn)對(duì)PLB和OPB總線帶寬的占用。二級(jí)Cache用于提升PPC處理器的處理性能，節(jié)省PLB訪問(wèn)帶寬，增加PLB總線上的其他主設(shè)備可訪問(wèn)總線帶寬。浮點(diǎn)處理單元與PPC處理器核配合使用，包含可并行執(zhí)行的五級(jí)算術(shù)流水線和四級(jí)存儲(chǔ)加載流水線。

2 驗(yàn)證平臺(tái)搭建

虛擬驗(yàn)證平臺(tái)具有精確、便于調(diào)試的特點(diǎn)。文中依照PowerPC架構(gòu)通用處理器系統(tǒng)的功能、性能需求，提取功能點(diǎn)，搭建驗(yàn)證平臺(tái)，實(shí)施驗(yàn)證。

2.1 驗(yàn)證環(huán)境

基于PowerPC架構(gòu)的通用處理器系統(tǒng)的虛擬驗(yàn)證平臺(tái)如圖2所示。采用軟硬件協(xié)同驗(yàn)證方法，開(kāi)發(fā)相應(yīng)的驗(yàn)證模型和測(cè)試程序。

2.2 驗(yàn)證模型

PowerPC架構(gòu)通用處理器系統(tǒng)驗(yàn)證模型掛接在系統(tǒng)的對(duì)應(yīng)外接口上模擬處理器實(shí)際工作時(shí)的周邊元件，驗(yàn)證模型及說(shuō)明見(jiàn)表1。

圖2 虛擬驗(yàn)證平臺(tái)

組件作用GEN_CLK_RST產(chǎn)生系統(tǒng)所用時(shí)鐘am29lv320d連接EBC的外部flash模型,存儲(chǔ)Boot程序sdram_module外部SDRAM模型MPCI_BFMPCIHost模型,支持故障注入;PCIMonitor檢查協(xié)議一致性Pci_ipsim_topPCIAgent模型eth_module接收系統(tǒng)發(fā)出來(lái)的幀,并轉(zhuǎn)發(fā)回去;構(gòu)造超長(zhǎng)和超短幀,測(cè)試系統(tǒng)中以太網(wǎng)模塊對(duì)超長(zhǎng)超短幀的處理UART_BFM接收及產(chǎn)生串行數(shù)據(jù)GPIO_BFM驅(qū)動(dòng)輸入,監(jiān)控輸出sram0/1EBC存儲(chǔ)器接口的外部SRAM模型xps_iic作為I2C總線上的主從設(shè)備,發(fā)送和接收數(shù)據(jù)

2.3 測(cè)試程序

測(cè)試程序的通用功能主要包括定義入口地址、建立異常中斷處理向量、初始化外部存儲(chǔ)器、初始化堆棧指針、初始化I/O設(shè)備、初始化C程序需要的存儲(chǔ)空間，以及進(jìn)入C語(yǔ)言程序運(yùn)行等[8]。程序跳轉(zhuǎn)到C程序的入口函數(shù)main()，main()函數(shù)是驗(yàn)證程序的頂層，它初始化所有全局變量，調(diào)用各個(gè)測(cè)試模塊并報(bào)告總體測(cè)試結(jié)果。

軟件應(yīng)用工程包含五類源文件：.c源代碼、.h頭文件、.ld連接腳本文件、.s匯編文件以及makefile文件。其中：.c源代碼是.c文件用戶源程序，基于標(biāo)準(zhǔn)的C語(yǔ)言，是應(yīng)用程序的主要部分，用戶根據(jù)驗(yàn)證策劃及驗(yàn)證規(guī)范編寫(xiě)相關(guān)代碼；.h頭文件是用戶編寫(xiě)的頭文件；.ld連接腳本文件用于連接用戶源代碼，指定生成的目標(biāo)二進(jìn)制文件保存具體的段信息；.s匯編文件用于設(shè)置處理器核的指令數(shù)據(jù)緩存、處理中斷等操作，一般用于初始化和BootLoop應(yīng)用中；makefile文件用戶對(duì)軟件代碼的編譯進(jìn)行配置，確定所使用的編譯器、連接器等信息，完成軟件代碼的編譯，并最終生成用于仿真的.v文件。

2.4 工作流程

虛擬仿真的工作流程一般為：首先編寫(xiě)C語(yǔ)言測(cè)試程序，經(jīng)過(guò)編譯鏈接后，把程序轉(zhuǎn)化成處理器能識(shí)別的二進(jìn)制文件，輸入到片外存儲(chǔ)器模型中，由處理器讀取并執(zhí)行指令來(lái)控制整個(gè)平臺(tái)的運(yùn)作[9]；同時(shí)，由外設(shè)和接口對(duì)應(yīng)的模型模擬外部輸入，和片上處理器程序的運(yùn)行相結(jié)合，進(jìn)行虛擬仿真工作。虛擬仿真結(jié)果的正確性，可以通過(guò)處理器系統(tǒng)的程序進(jìn)行判斷，或者通過(guò)外部模型判斷。

3 驗(yàn)證策劃

虛擬驗(yàn)證平臺(tái)通過(guò)模擬待測(cè)系統(tǒng)工作過(guò)程，驗(yàn)證集成后模塊功能、模塊互連，以及整體功能、性能是否滿足設(shè)計(jì)需求，重點(diǎn)關(guān)注各個(gè)模塊在互連之后彼此之間的互操作性、數(shù)據(jù)流控制和一些簡(jiǎn)單的應(yīng)用操作。

虛擬平臺(tái)的驗(yàn)證主要包括兩大方面[10-11]。一方面是系統(tǒng)集成后的模塊級(jí)驗(yàn)證，即模塊寄存器寫(xiě)讀操作、相對(duì)獨(dú)立的功能、模塊對(duì)外I/O功能、邊界條件、設(shè)計(jì)間的斷點(diǎn)、錯(cuò)誤條件及異常情況處理的驗(yàn)證；另一方面是集成后的系統(tǒng)功能驗(yàn)證，包括時(shí)鐘復(fù)位功能、功耗管理、地址空洞、各數(shù)據(jù)通路互連關(guān)系、數(shù)據(jù)通路上的存儲(chǔ)器映射關(guān)系等系統(tǒng)整體功能和性能的驗(yàn)證。

各模塊的功能重點(diǎn)在IP級(jí)進(jìn)行驗(yàn)證[12]，系統(tǒng)集成后對(duì)IP級(jí)驗(yàn)證項(xiàng)進(jìn)行相應(yīng)的刪減以及移植修改進(jìn)行系統(tǒng)集成后的模塊級(jí)驗(yàn)證，這里不再一一贅述。特別指出的是，PPC處理器作為整個(gè)系統(tǒng)的核心中樞，在系統(tǒng)集成后的模塊級(jí)驗(yàn)證中對(duì)其進(jìn)行了全面的驗(yàn)證，包括復(fù)位功能、指令或數(shù)據(jù)Cache的控制和管理功能，內(nèi)存管理單元的讀寫(xiě)訪問(wèn)控制，各類中斷的功能驗(yàn)證，計(jì)時(shí)器功能驗(yàn)證，指令集功能驗(yàn)證等。

虛擬平臺(tái)系統(tǒng)功能驗(yàn)證包括五類[13-14]，分別是時(shí)鐘復(fù)位功能、功耗管理功能、地址空洞驗(yàn)證、數(shù)據(jù)通路驗(yàn)證以及數(shù)據(jù)存儲(chǔ)及傳輸性能驗(yàn)證。

(1)時(shí)鐘復(fù)位功能驗(yàn)證中時(shí)鐘頻率配置驗(yàn)證即不同主時(shí)鐘頻率下的各PLL鎖相環(huán)的配置及輸出；復(fù)位功能驗(yàn)證包括系統(tǒng)上電復(fù)位功能、外部復(fù)位輸入功能、軟件復(fù)位功能、調(diào)試復(fù)位功能和看門狗復(fù)位功能的驗(yàn)證。

(2)功耗管理功能驗(yàn)證了通過(guò)配置寄存器實(shí)現(xiàn)模塊的休眠控制。

(3)地址空洞包括了PLB總線和DCR總線訪問(wèn)地址空洞的功能驗(yàn)證。

(4)數(shù)據(jù)通路驗(yàn)證分別是以太網(wǎng)通路和PCI通路的驗(yàn)證。以太網(wǎng)的發(fā)送和接收通路，涉及PPC處理器、以太網(wǎng)接口、SDRAM存儲(chǔ)器接口、片內(nèi)SRAM控制器、EBC存儲(chǔ)器接口、DMA控制器等模塊；PCI通路的驗(yàn)證分別是處理器訪問(wèn)外部PCI從設(shè)備通路驗(yàn)證和PCI主設(shè)備訪問(wèn)PLB端地址通路驗(yàn)證，涉及PPC處理器、PCI主機(jī)接口、SDRAM存儲(chǔ)器接口、片內(nèi)SRAM控制器、EBC存儲(chǔ)器接口、DMA控制器等模塊。

(5)數(shù)據(jù)存儲(chǔ)及傳輸性能驗(yàn)證以通用嵌入式處理器的主要性能參考指標(biāo)(如整型運(yùn)算能力、浮點(diǎn)運(yùn)算能力等)作為評(píng)判基準(zhǔn)，驗(yàn)證包括CPU整型運(yùn)算性能、浮點(diǎn)運(yùn)算性能、PCI接口性能、SDRAM接口性能、以太網(wǎng)接口數(shù)據(jù)傳輸能力及以太網(wǎng)數(shù)據(jù)協(xié)議解析傳輸能力測(cè)試。

4 驗(yàn)證結(jié)果

通過(guò)文中設(shè)計(jì)的驗(yàn)證平臺(tái)及策略的驗(yàn)證，PowerPC架構(gòu)通用處理器系統(tǒng)功能正確，在處理器時(shí)鐘250 MHz，SDRAM頻率為100 MHz時(shí),SDRAM讀寫(xiě)效率分別為167.8 Mbps和362 Mbps，PCI頻率66 MHz時(shí)PCI讀寫(xiě)效率分別為35.7 Mbps和221.7 Mbps，處理器系統(tǒng)性能為1.58 DMIPS/MHz，浮點(diǎn)運(yùn)算性能為1.35 DMIPS/MHz。

5 結(jié)束語(yǔ)

文中在對(duì)一款PowerPC架構(gòu)通用處理器系統(tǒng)進(jìn)行功能分析和特性提取的基礎(chǔ)上，詳細(xì)介紹了基于軟硬件協(xié)同工作的虛擬驗(yàn)證平臺(tái)的搭建及工作流程，并描述了模塊級(jí)和系統(tǒng)級(jí)的分層驗(yàn)證策略及驗(yàn)證重點(diǎn)。該虛擬驗(yàn)證系統(tǒng)能夠有效地進(jìn)行處理器系統(tǒng)的功能和性能驗(yàn)證，加快設(shè)計(jì)和驗(yàn)證進(jìn)度，并且進(jìn)行簡(jiǎn)單的修改移植便可以進(jìn)行同類型系統(tǒng)的虛擬驗(yàn)證工作，具有可移植性。

[1] 陳 帥，張斌峰，王旭東.基于PowerPC的處理器模塊研究及故障分析[J].大眾科技，2014,16(4):35-37.

[2] 尚何章，李春濤.基于Power PC的小型無(wú)人機(jī)飛行控制系統(tǒng)設(shè)計(jì)[J].伺服控制，2012(4)：50-52.

[3] Lam W K,Microsystems S.Hardware design verification:simulation and formal method-based approaches[M].[s.l.]:Prentice Hall PTR Publisher,2005.

[4] 吳曉成，田 澤，郭 蒙,等.AFDX交換芯片虛擬驗(yàn)證關(guān)鍵技術(shù)研究[J].計(jì)算機(jī)技術(shù)與發(fā)展,2013，23(8):177-180.

[5] 申 敏，曹聰玲.基于SoC設(shè)計(jì)的軟硬件協(xié)同驗(yàn)證技術(shù)研究[J].電子測(cè)試，2009(3)：9-12.

[6] Wolberg G.Digital image warping[M].Los Alamitos Califor-nia:IEEE Computer Society Press,1990:208-209.

[7] Wolf W．High performance embedded computing architectures,applications,and methodologies[M]．New York：Elsevier，2007．

[8] Sefraoui O,Aissaoui M,Eleuldj M.Open stack:toward an open-source solution for cloud computing[J].International Journal of Computer Application,2012,55(3):38-42.

[9] 郭 蒙，田 澤，蔡葉芳,等.1553B總線接口SoC驗(yàn)證平臺(tái)的實(shí)現(xiàn)[J].航空計(jì)算技術(shù)，2008，38(6)：99-101.

[10] 一個(gè)成功的百萬(wàn)門級(jí)芯片驗(yàn)證平臺(tái)[J].中國(guó)集成電路，2005(6)：36-43.

[11] 吳英攀，于立新,薛 可,等.基于層次化驗(yàn)證平臺(tái)的存儲(chǔ)器的控制器功能驗(yàn)證[J].微電子學(xué)與計(jì)算機(jī)，2009,26(2)：25-28.

[12] 楊海波，田 澤，蔡葉芳，等.FC IP軟核的仿真與驗(yàn)證[J].計(jì)算機(jī)技術(shù)與發(fā)展，2009，19(9):168-172.

[13] 韓 霞，楊洪斌，吳 悅.面向SoC的事務(wù)級(jí)驗(yàn)證研究[J].計(jì)算機(jī)技術(shù)與發(fā)展，2007，17(3)：33-36.

[14] 田 靖，田 澤.AFDX-ES SoC虛擬仿真平臺(tái)的構(gòu)建與應(yīng)用[J].計(jì)算機(jī)技術(shù)與發(fā)展，2010，20(8)：192-194.

Virtual Verification of General Processor System Based on PowerPC Architecture

WANG Ting1,2,MA Chao1,2,TIAN Ze1,2

(1.Aeronautics Computing Technique Research Institute,Xi’an 710068,China; 2.Key Lab of Aeronautics Science and Technology of Integrate Circuit and Micro-system Design, Xi’an 710068,China)

The general processor system based on PowerPC architecture is outstanding in the military/astronautics microprocessor field with longer life and higher reliability.At the same time,with the increasing of the transistor number and the complexity,the design and verification has been brought huge challenge.Based on the general processor system based on PowerPC architecture,the hardware/software co-design virtual verification testbench is proposed,and verifying model and testcase is developed,and the verification method from module to system is adopted.The simulation results show that the virtual verification for general processor system based on PowerPC architecture can conduct the verification of function and performance,which improves the efficiency and reduces the time of error correction in design,to reduce the risk and increase the degree of design and verification.

PPC general processor；testbench；verifying model；virtual simulation

2015-06-16

2015-09-22

時(shí)間：2016-03-22

中國(guó)航空工業(yè)集團(tuán)創(chuàng)新基金(2010BD63111)

王 婷(1985-)，女，工程師，研究方向?yàn)榧呻娐吩O(shè)計(jì)與驗(yàn)證；田 澤,博士,研究員,中航首席技術(shù)專家，研究方向?yàn)镾oC設(shè)計(jì)、嵌入式系統(tǒng)設(shè)計(jì)、VLSI設(shè)計(jì)。

http://www.cnki.net/kcms/detail/61.1450.TP.20160322.1517.006.html

TP39

A

1673-629X(2016)04-0136-03

10.3969/j.issn.1673-629X.2016.04.030