半導(dǎo)體芯片中等離子損傷解決對策

鐘俊

（中國振華集團永光電子有限公司貴州貴陽550000）

半導(dǎo)體芯片中等離子損傷解決對策

鐘俊

（中國振華集團永光電子有限公司貴州貴陽550000）

本文采用關(guān)閉通孔過蝕刻過程中的磁場和減小鈍化層的高密度等離子體淀積中的濺射刻蝕功率的兩種方式，有效地降低了芯片所受到的損傷。利用對這兩處工藝的優(yōu)化，使PID變得可控，有效保證了芯片量產(chǎn)的質(zhì)量。

蝕刻；等離子體淀積；PID

引言

在生產(chǎn)實踐中，一款OTP（一次可編程）產(chǎn)品上附有存儲器，采用標(biāo)準(zhǔn)的0.18μm的流程一般會導(dǎo)致數(shù)據(jù)保持力不夠的現(xiàn)象[1]。企業(yè)為了有效改善此種現(xiàn)象，將接觸孔的蝕刻阻擋層部分由以前的UVSIN400A+SION200A變成了SIN400A。這雖然提高了OTP的數(shù)據(jù)保持能力，但是卻惡化了PID性能。PID是指一種重要的代表工藝可靠性能的參數(shù)，其數(shù)值表示了芯片的等離子對芯片的損傷程度[2]。接觸孔蝕刻阻擋層的變化會對PID產(chǎn)生影響，而由于SIN400A在抗等離子體損傷方面能力不足，所以極易導(dǎo)致PID性能的惡化。在改善PID整體性能的過程中，研究的工作重點在于接觸孔部位在蝕刻之后的工藝流程。研究分析發(fā)現(xiàn)，通孔的蝕刻和鈍化層的高密度部分的等離子體的淀積極易導(dǎo)致較等離子體損傷[3]，所以這兩步工藝已經(jīng)成為改善PID的重點所在。首先，采用蝕刻過程中的等離子體對于芯片的關(guān)鍵部位進行物理轟擊，用來后續(xù)所需要的圖形。整個蝕刻過程中，采用關(guān)閉磁場的方式減輕等離子體對于芯片的損傷，進而提高PID的性能。而鈍化層的高密度部位的等離子體的淀積也會導(dǎo)致較等離子體的損傷。在進行濺射蝕刻時候經(jīng)常會產(chǎn)生大量的等離子體，故減小濺射蝕刻時的功率同樣能夠提高PID性能。

1 現(xiàn)象的描述

在制造芯片的過程中，一般需要對芯片進行PID性能的測試，用來評估離子體對整個芯片的損傷大小。這里，首先需要說明一下PID的原理、對芯片的影響程度以及PID的測試方法。

PID指的是等離子體所引起的損傷程度。在研制半導(dǎo)體的過程中，無論任何等離子體的制造工藝都會導(dǎo)致MOS芯片的性能變差，最常見的工藝有離子注入技術(shù)、光阻的灰化技術(shù)、氧化物干蝕刻技術(shù)、高密度等離子體的淀積等等。等離子體不間斷地累積于在柵格上，會導(dǎo)致較大的電勢差，最終就會導(dǎo)致F-N隧穿電流的形成，進而損害到柵氧化物。

PID對器件所造成的諸多不好的影響：容易導(dǎo)致柵氧化物的漏電流增加；加速晶體管的閾值電壓退化；縮短柵氧化物的生命周期；導(dǎo)致熱電子效應(yīng)變強；各個器件產(chǎn)生的噪音變強；各個器件的不匹配性和時序性變得不可預(yù)知。

半導(dǎo)體制造的過程中，位于切割道上的許多測試圖形可以監(jiān)測出所有的制造工藝能否在正常范圍之內(nèi)。通過兩組測試圖形對于PID性能進行必要的監(jiān)控。其中，一個圖形采用的是正常的器件，另外一個圖形采用器件上方添加了一塊金屬層當(dāng)作其天線，并以此收集等離子。將帶有天線晶體管部分的閾值電壓與正常情況下的晶體管相應(yīng)電壓做差，以此來分析PID的整體性能。設(shè)定ΔVT=Abs（VTof Antenna-VTof normal），若ΔVT的數(shù)值小于0.05V時，通常認(rèn)為PID的性能是可控的。反之，則有必要改善PID的性能。

當(dāng)采用SIN400A材料作為接觸孔蝕刻的阻擋層時，芯片的PID的VT值并不穩(wěn)定，其中多個點超過了0.05V這一數(shù)值。因此，利用SIN400A做阻擋層材料的PID VT很有可能超出標(biāo)準(zhǔn)值，相應(yīng)的PID性能變差。

2 測試實驗

2.1 對于通孔刻蝕工藝的改善

在通孔刻蝕的器件中普遍都存在磁場，而磁場的存在能使等離子體的能量提高，進而改善刻蝕工藝的性能。但在實際制造中，磁場加速的高能的等離子體更容易對柵氧化層造成損害。所以，研究人員嘗試用關(guān)閉磁場的方式來減弱對芯片的影響。當(dāng)關(guān)閉或減弱設(shè)備磁場時候，對同種規(guī)格的硅片進行蝕刻所需要的的時間由之前的的268s到了308s。借助切片圖，能夠看到工藝改善之后，其物理剖面是相一致的。

為檢驗工藝的改變對于芯片量產(chǎn)需要的影響，這里進行了變更IMD的厚度和通孔過蝕刻所用時間的實驗。實驗結(jié)果表明工藝改變的情況下，WAT（即對于硅片的可接受測試）中的通孔阻數(shù)值同最終的良率都是和與之前的工藝處理后的硅片是接近的。

2.2 鈍化層的高密度部位的等離子體淀積

設(shè)計的芯片最上層的金屬連線高度有3.3μm，所以為保證金屬之間的絕緣物質(zhì)能處于無間隙填充的狀態(tài)，需要利用高密度等離子體淀積的辦法隔絕3μm的氧化物。在原始的加工工藝中需要借助3個淀積來達(dá)到對鈍化層所有氧化物的填充工作，每次能夠淀積出1μm的氧化物，如此即可以實現(xiàn)絕緣。新工藝執(zhí)行過程中，一般需要保證第一步的步驟是不變的，后面兩步則需要做出改變，如此即可在實現(xiàn)隔絕的同時，有效降低對于PID的損害。

新工藝首是利用以前的工藝淀積出1μm的絕緣介質(zhì)，然后，借助新的工藝方法進行后面的兩步淀積，從而改善PID的整體性能，

觀察得到的剖面圖可知，經(jīng)過多次優(yōu)化得到的工藝中的剖面圖和已有的原剖面形是相類似的，而且在整個金屬最小部位的間距之中沒有明顯的空洞。借助WAT檢測金屬之間的隔絕能力和最后良率進行的比較，發(fā)現(xiàn)舊工藝的良率是97.88%，而新工藝的良率達(dá)到了98.02%，同時金屬的隔絕電壓保持不變，均為20V，這充分證明了工藝的改變改善了PID。進行了對鈍化層淀積工藝的改變之后，PID的整體性能得到了改善，中間的所有測試點的隔絕性能得到提升，而且PID的損害變小。

3 結(jié)束語

在半導(dǎo)體制造，等離子損傷程度是評價一個芯片的可靠性的重要指標(biāo)之一，它甚至直接影響到了芯片的使用壽命。這里，本文提出了有效降低PID的新的方法。采用關(guān)閉通孔的過蝕刻工藝中磁場方法，減小了整個蝕刻過程中，所有等離子體從磁場獲得的所有能量，進而有效降低了芯片所受到的損傷，另一方面減小了鈍化層高密度的等離子體濺射刻蝕過程中消耗的功率，同樣減小了芯片所受到的損傷。最終，使PID的VT值降低到了可控范圍之內(nèi)，很好地滿足了廣大客戶對芯片可靠性方面的要求。

[1]李國強，楊新杰.0.18μm BCD工藝平臺LogicEE IP的數(shù)據(jù)保持力[J].電子與封裝，2014，14（12）：25～28.

[2]金家富，胡駿，歐光文.等離子體清洗工藝對多芯片組件工序能力指數(shù)的影響[C].全國電子機械和微波結(jié)構(gòu)工藝學(xué)術(shù)會議.2006.

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2016-9-19