新型低柵源漏電容射頻LDMOS器件設計*

馬榮晶，劉斯揚，魏家行，孫偉鋒

（東南大學國家專用集成電路系統(tǒng)工程技術研究中心，南京210096）

新型低柵源漏電容射頻LDMOS器件設計*

馬榮晶，劉斯揚，魏家行，孫偉鋒*

（東南大學國家專用集成電路系統(tǒng)工程技術研究中心，南京210096）

為了降低柵源寄生電容Cgs，提出了一種帶有階梯柵n埋層結構的新型射頻LDMOS器件；采用Tsuprem4軟件對其進行仿真分析，重點研究了n埋層摻雜劑量和第二階梯柵氧厚度對柵源寄生電容Cgs的影響，并結合傳統(tǒng)的射頻LDMOS基本結構對其進行優(yōu)化設計。結果表明：這種新型結構與傳統(tǒng)的射頻LDMOS器件結構相比，使得器件的柵源寄生電容最大值降低了15.8%，截止頻率提高了7.6%，且器件的閾值電壓和擊穿電壓可以維持不變。

射頻LDMOS；柵源寄生電容Cgs；Tsuprem4；優(yōu)化

射頻橫向雙擴散金屬氧化物半導體（RF LDMOS）器件具有線性度好、增益高、以及價格低廉等優(yōu)勢［1-3］，并且其易于和CMOS工藝集成［4］，因此被廣泛應用于GSM/CDMA移動通訊基站、數(shù)字廣播電視發(fā)射和射頻通訊領域中［5-6］。

截止頻率作為射頻LDMOS頻率特性的一個重要指標，直接決定了器件的工作頻率［7］。提高射頻LDMOS的截止頻率特性，需要減小LDMOS柵源寄生電容Cgs和柵漏寄生電容Cgd［8］。近年來學者們一直致力于減小柵漏寄生電容Cgd的研究，如Wilson P H［9］等人提出了槽柵結構，電子科技大學的王一鳴和張波［10］等人提出了槽型漂移區(qū)結構，而很少有人研究柵源寄生電容Cgs的減小。本文從減小柵源寄生電容Cgs的角度出發(fā)，提出了一種帶有階梯柵n埋層結構的新型射頻LDMOS器件，并借助Tsuprem4工具模擬，分析第二階梯柵氧的厚度與其下n埋層的摻雜劑量對柵源寄生電容Cgs的影響，并最終給出優(yōu)化結構。

1 結構與分析

1.1 器件結構

傳統(tǒng)的射頻LDMOS結構和本文提出的新型射頻LDMOS結構分別如圖1和圖2所示。

圖1傳統(tǒng)的射頻LDMOS器件中，其外延層濃度為1×1015cm-3，P-body的摻雜劑量為1.5×1014cm-2，P+Sinker的摻雜劑量為1×1016cm-2，溝道長度為1.2 μm，n-漂移區(qū)的長度為4.0 μm、摻雜劑量為1.5× 1012cm-2，柵氧厚度為35nm。整個器件的擊穿電壓為90 V，閾值電壓為1.8 V。圖2為本文提出的帶有階梯柵n埋層的新型射頻LDMOS器件，與傳統(tǒng)結構相比，不同之處在于新結構在P-body中添加了n型埋層，且該n埋層上方的柵氧厚度（稱為第二階梯柵氧）明顯厚于P-body溝道區(qū)上方的柵氧厚度，形成了階梯型柵氧。另外，為了減小n型埋層對器件閾值電壓的影響，設計中增加了P-body的長度，使得有效的p型溝道區(qū)長度保持不變，即新型射頻LD?MOS器件除了n埋層和第二階梯柵氧之外，其他的結構參數(shù)與傳統(tǒng)的射頻LDMOS器件保持一致。

圖1 傳統(tǒng)的射頻LDMOS器件結構

圖2 新型射頻LDMOS器件結構

1.2 理論分析

對于射頻LDMOS器件，柵源寄生電容主要由柵極與P-body區(qū)域重疊的氧化層電容組成，該電容為金屬-絕緣體-半導體系統(tǒng)形成的MIS電容［11-12］，是絕緣體電容Ci和半導體電容Cs的串聯(lián)。減小該電容一般從兩方面入手：一是增大柵氧厚度，從而減小絕緣體電容；二是增大半導體耗盡的寬度。

圖3（a）、圖3（b）和圖3（c）顯示的分別是傳統(tǒng)的射頻LDMOS器件、僅添加了n埋層的射頻LDMOS器件和本文提出的新型射頻LDMOS器件在固定柵壓和漏壓（Vgs=10 V，Vds=28 V）情況下的耗盡區(qū)分布圖。通過對比圖3（a）和圖3（b）可以發(fā)現(xiàn)，n型埋層的存在輔助了P-body向P型外延層的耗盡，使得耗盡區(qū)面積增大，通過平板電容原理可知，這樣半導體耗盡區(qū)電容得到了減小。另外，為了不顯著減小閾值電壓，保持器件有效的p型溝道區(qū)長度不變，P-body的長度增加了，這樣勢必會帶來絕緣體電容的增加。因此本文提出了增加n型埋層上方的柵氧厚度的方法，也就是階梯狀柵氧結構，來減小絕緣體電容。由圖3（b）和圖3（c）的對比可以發(fā)現(xiàn)，階梯狀柵氧不會對耗盡層的大小產生影響，且由于n型埋層的存在，其上方的柵氧厚度可以做到很厚，這樣就可以抑制由于n型埋層的引入所帶來的絕緣體電容的增大。

圖3 射頻LDMOS器件在Vgs=10 V，Vds=28 V時的耗盡區(qū)分布圖

2 器件的優(yōu)化設計

根據(jù)上面的分析可知，本文提出的具有階梯柵n埋層的射頻LDMOS新結構具有減小柵源寄生電容的作用，下面針對該新結構，通過變化階梯柵的厚度和n埋層的摻雜劑量來優(yōu)化器件的柵源寄生電容。

2.1 n埋層摻雜劑量對柵源寄生電容的影響

圖4為n埋層摻雜劑量對柵源寄生電容影響的曲線圖，研究選擇的第二階梯柵氧厚度分別為0.2 μm、0.3 μm和0.4 μm。從圖中可以看出，柵源寄生電容的大小隨著n埋層摻雜劑量的增加先減小后增大，n埋層的摻雜劑量存在一個最優(yōu)值。這是因為當n埋層摻雜劑量很小時，低濃度n埋層的輔助耗盡作用并不明顯，而隨著n埋層摻雜劑量的增大，輔助耗盡作用開始顯現(xiàn)出來，導致柵源寄生電容開始減小。然而，當n埋層摻雜劑量大到一定程度時，n埋層由于濃度很高不能完全耗盡，輔助耗盡作用受到了限制，因此柵源寄生電容反而隨著n埋層摻雜劑量的增加而增加，最終保持不變。對于本文提出的具有階梯柵n埋層的射頻LDMOS器件，n埋層存在一個最優(yōu)摻雜劑量值，大小為1.0×1013cm-2。

圖4 n埋層摻雜劑量對柵源寄生電容的影響

2.2 第二階梯柵氧厚度對柵源寄生電容的影響

圖5為第二階梯柵氧厚度對柵源寄生電容影響的曲線圖。研究選擇的摻雜劑量分別為1.0× 1013cm-2、2.0×1013cm-2和3.0×1013cm-2。從圖5可以看出，柵源寄生電容隨著第二階梯柵氧厚度的增大不斷減小，但是隨著第二階梯柵氧厚度越來越厚，柵源寄生電容減小的趨勢變緩。正如1.2節(jié)所述，柵源寄生電容是由絕緣體電容Ci和半導體電容Cs串聯(lián)而成，隨著第二階梯柵氧厚度的增大，絕緣體電容減小，因此柵源寄生電容隨著第二階梯柵氧厚度的增大而減小很容易理解。但是，隨著絕緣體電容的減小，其在柵源寄生電容中所占比例也相應減小，從而導致柵源寄生電容的減小趨勢變緩。從減小柵源寄生電容的角度來說，第二階梯柵氧的厚度越厚越好，但是從工藝和可靠性角度考慮，第二階梯柵氧的厚度并不宜過厚。因此，最終選取第二階梯柵氧的厚度為0.45 μm。

圖5 第二階梯柵氧厚度對柵源寄生電容的影響

綜上所述，對于本文提出的具有有階梯柵n埋層的射頻LDMOS器件，n埋層的摻雜劑量和第二階梯柵氧厚度對柵源寄生電容都有一定的影響。柵源寄生電容隨著n埋層摻雜劑量的增加先減小后增大，存在一個最優(yōu)值；對于第二階梯柵氧厚度，柵源寄生電容隨著第二階梯柵氧厚度的增加而減小，但是考慮到做厚柵氧的工藝成本較高且可靠性不好，因此第二階梯柵氧的厚度也不宜過厚。根據(jù)上述研究結果，最終確定n埋層的摻雜劑量為1.0×1013cm-2，第二階梯柵氧厚度為0.45 μm。

在重新設計了新型射頻LDMOS器件的結構參數(shù)后，本文對傳統(tǒng)射頻LDMOS器件和新型射頻LDMOS器件進行了仿真分析。圖6和圖7分別為兩種器件的柵源寄生電容和截止頻率的仿真曲線。

圖6 兩種器件的柵源寄生電容曲線對比圖

圖7 兩種器件的截止頻率曲線對比圖

從圖中可以看出，相比于傳統(tǒng)的射頻LDMOS器件，本文提出的新結構使得柵源寄生電容最大值降低了15.8%，截止頻率提高了7.6%。當然，相比于傳統(tǒng)結構，由于n埋層的引入，新結構的柵源寄生電容和截止頻率最大值也向左發(fā)生了漂移。此外，本文還仿真了兩種器件的閾值電壓和擊穿電壓曲線圖，結果如圖8所示。從圖8可以看出，新結構對器件的閾值電壓和擊穿電壓幾乎沒有產生影響。

圖8 兩種器件的閾值電壓和擊穿電壓曲線對比圖

3 總結

本文從減小柵源寄生電容的角度出發(fā)，提出了一種帶有階梯柵n埋層結構的新型射頻LDMOS器件，并采用Tsuprem4軟件對新結構進行了仿真分析和優(yōu)化設計。研究發(fā)現(xiàn)，n埋層的摻雜劑量對于柵源寄生電容來說存在一個最優(yōu)值，而在一定程度上提高第二階梯柵氧的厚度可以減小柵源寄生電容，但是從工藝和可靠性角度考慮，第二階梯柵氧厚度也不宜做得過厚。最終仿真結果表明，本文提出的具有階梯柵n埋層的射頻LDMOS器件結構，能有效的減小器件的柵源寄生電容，提高器件的截止頻率，且可以使得器件的閾值電壓和擊穿電壓基本保持不變。

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馬榮晶（1991-），女，碩士生，主要研究方向為GaN HEMT器件，jingjingdelan@ 163.com；

孫偉鋒（1977-），男，博士，教授，博士生導師，主要從事數(shù)模混合電路、功率器件與功率集成電路、高壓射頻器件的研究，swffrog@seu.deu.cn。

The Sign of New RF LDMOS Device with Low Cgs*

MA Rongjing，LIU Siyang，WEI Jiaxing，SUN Weifeng*
（National ASIC System Engineering Research Center，Southeast University，Nanjing 210096，China）

In order to reduce gate-source parasitic capacitance Cgs，a new RF LDMOS structure with a step gate oxide and an additional n buried layer under the gate is introduced.The Tsuprem4 tools are used for the simulation and analysis，study is mainly focused on the influences upon Cgsfrom the doping concentration of n buried layer and the depth of the second step gate oxide，after that，the optimization design of the device is carried out.Results show that comparing to conventional RF LDMOS，this new structure reduces the maximum Cgsby 15.8%and improves the cutoff frequency by 7.6%，while the threshold voltage and breakdown voltage remain unchanged at the same time.

RF LDMOS；gate-source parasitic capacitance；Tsuprem4；optimization

TN432

A

1005-9490(2015)06-1228-04

2520

10.3969/j.issn.1005-9490.2015.06.003

項目來源：港澳臺科技合作專項項目（2014DFH10190）；青藍工程項目和東南大學研究生科研基金項目（YBPY1403）

2015-03-09 修改日期：2015-04-07