基于PCIe總線的專用高速信號采集卡設計

林連雷++易宇

摘 要： 在某些雷達對抗試驗中，為了精確地評估試驗效果，設計了一個高速信號采集系統(tǒng)，該系統(tǒng)具有最高為500 MS/s的采樣率，板上緩存為1 GB，同時提供與高速存儲系統(tǒng)的數(shù)據(jù)傳輸接口以供外擴存儲容量。該系統(tǒng)提供了示波器工作模式和連續(xù)采集工作模式兩種工作模式，用戶可根據(jù)需求使用不同的工作模式對采集到的數(shù)據(jù)進行處理，同時該系統(tǒng)具有完善的觸發(fā)功能，以方便用戶對數(shù)據(jù)進行分析。

關鍵詞： PCI Express； 高速數(shù)據(jù)采集； 模擬信號； 同步脈沖信號

中圖分類號： TN911.7?34 文獻標識碼： A 文章編號： 1004?373X（2015）21?0052?04

Design of dedicated high?speed signal acquisition card based on PCIe bus

LIN Lianlei， YI Yu

（Department of Automatic Test and Control， Harbin Institute of Technology， Harbin 150001， China）

Abstract： In some radar countermeasure tests， a high?speed signal acquisition system was designed to assess the test results accurately. This system has the maximum sampling rate of 500 MS/s， in which the cache in the card is 1 GB， and can provide data transmission interface of high?speed storage system to expand the storage capacity. Two operation modes of the scope operating mode and the continuous acquisition mode are offered in this system， and users can use the different operating modes according to the requirements to process the collected data. This system has perfect trigger function， and is convenience for the users to analyze the data.

Keywords： PCI Express； high?speed data acquisition； analog signal； synchronous pulse signal

0 引 言

在某些雷達對抗試驗中，為了精確地評估試驗效果，需要對雷達接收機產(chǎn)生的回波信號、同步脈沖信號等進行采集，通過對這些信號的分析得出試驗結(jié)果，基于此目的，需要設計一個具有高速采集能力的系統(tǒng)，用于采集雷達接收機產(chǎn)生的回波信號、同步脈沖信號；同時該系統(tǒng)需要具備大容量存儲能力，用于實時存儲采集到的數(shù)據(jù)，為雷達對抗試驗后續(xù)的數(shù)據(jù)分析提供數(shù)據(jù)來源；為了更好地捕捉雷達對抗試驗中的關鍵信號，該系統(tǒng)應該具備完善的觸發(fā)功能。

本文設計了一個基于PCIe總線的專用高速信號采集卡，該模塊提供了2路模擬信號采集通道用于采集雷達回波信號，6路脈沖信號采集通道用于采集同步脈沖信號和波門信號，另外提供2路通道用于給系統(tǒng)的觸發(fā)功能提供外觸發(fā)源。該數(shù)據(jù)采集卡具有最高為500 MS/s的數(shù)據(jù)采樣率，板上提供1 GB的高速緩存，并提供高速存儲單元接口，用于外擴高速存儲系統(tǒng)。

1 系統(tǒng)總體設計

高速數(shù)據(jù)采集卡的整體方案如圖1所示。該模塊具有高速數(shù)據(jù)采集功能并提供高速數(shù)據(jù)緩存以及與高速存儲單元進行數(shù)據(jù)交換的接口。模塊提供兩種工作模式，其中示波器模式通過將采集到的數(shù)據(jù)存儲到FPGA內(nèi)部的雙端口RAM，之后通過示波器功能軟件進行數(shù)據(jù)處理及顯示等。由于FPGA內(nèi)部的雙端口RAM容量有限，因此不能進行長時間的連續(xù)采集和數(shù)據(jù)存儲，而雙端口RAM具有讀寫可以同時進行的優(yōu)點，因此在示波器軟件的配合下可以實時觀察信號的變化或者配合觸發(fā)方式捕捉一段有用的信號進行數(shù)據(jù)分析；而連續(xù)采集模式將采集到的數(shù)據(jù)存儲到板卡高速緩存中，由于板卡中設計的DDR3高速緩存電路容量有限，因此在連續(xù)采集模式下需要配合外部高速存儲系統(tǒng)實現(xiàn)數(shù)據(jù)的連續(xù)采集。本文設計的高速采集模塊提供了與高速存儲系統(tǒng)進行數(shù)據(jù)傳輸?shù)腜CIe接口，因此外擴的高速存儲系統(tǒng)只需要具有PCIe通信能力即能與本文設計的板卡進行數(shù)據(jù)傳輸。

2 硬件設計

2.1 硬件電路設計

數(shù)據(jù)采集模塊硬件電路設計如圖2所示，電路中主控制器采用Altera公司的cyclone V芯片，該芯片內(nèi)部具有專用的LVDS信號接收器以接收A/D輸出的數(shù)據(jù)信號，同時內(nèi)置PCIe 硬核可以實現(xiàn)與PCIe 接口電路的連接，可通過DDR3硬核控制器實現(xiàn)與DDR3 SDRAM的連接。A/D芯片選用TI公司的ADS5407，該芯片具有2個模擬輸入通道，其采樣率可以達到500 MSPS，數(shù)據(jù)輸出方式為LVDS信號，使用該信號進行數(shù)據(jù)傳輸可以提高信號的抗噪聲能力。此部分電路PCB布線技術對系統(tǒng)SNR影響很大，所以在布線時要采取降噪聲、抗干擾技術[1]。

本系統(tǒng)設計中硬件電路主要由以下幾個部分組成：

（1） 模擬信號調(diào)理電路，用于調(diào)節(jié)輸入的模擬信號，使其能在后端A/D芯片的正常處理范圍之內(nèi)；

（2） 同步脈沖/觸發(fā)信號調(diào)理電路，用于將6路脈沖信號和2路外觸發(fā)信號經(jīng)過整形等相關處理之后送至FPGA中進行數(shù)據(jù)處理；

（3） A/D轉(zhuǎn)換電路，在FPGA輸入的控制信號的控制下將2路差分信號轉(zhuǎn)換成2通道12 b的LVDS信號輸出到FPGA中，同時輸出同步時鐘到FPGA中；

（4） 時鐘電路，在FPGA輸入的控制信號下向A/D轉(zhuǎn)換電路輸出高速差分時鐘，該電路選用了Micrel公司的SY89430V芯片，該芯片可輸出50～950 MHz的時鐘頻率；

（5） DDR3存儲電路，主要用于將連續(xù)采集模式下采集到的數(shù)據(jù)進行緩存；

（6） PCIe接口電路，用于將數(shù)據(jù)采集卡與上位機軟件和高速存儲系統(tǒng)進行通信。

下面詳細介紹高速數(shù)據(jù)采集模塊的硬件電路中關鍵電路的設計。

2.1.1 PCIe接口電路設計

本模塊設計中的高速數(shù)據(jù)傳輸關鍵部分在于PCIe總線的數(shù)據(jù)傳輸速率。設計中選用了Altera公司的GXFC7C6F23I7款芯片，該芯片具有PCI Express硬核，采用該IP核設計了PCI Express通信接口，本設計中選用的是PCI Express的X4鏈路寬度，同時由于FPGA中的PCI Express發(fā)送器和接收器采用高速低壓差分信號（LVDS）傳輸，根據(jù)其電氣規(guī)范，高速差分信號的發(fā)送端需要串接一個電容，以進行AC耦合，因此在PCIe接口電路設計中，每一個數(shù)據(jù)通路（Lane）的發(fā)送端（TX）串接一個0.1 μF的電容[2]。

系統(tǒng)采用PCIe進行背板提供的100 MHz時鐘為本模塊的參考時鐘，為了提高系統(tǒng)穩(wěn)定性，采用了IDT公司的ICS874003?02芯片對機箱的背板時鐘進行去抖處理。該芯片是一款專門為PCI Express系統(tǒng)設計的高性能的差分轉(zhuǎn)LVDS抖動衰減器，采用了IDT公司的第三代FemtoClock技術來實現(xiàn)最低的相位噪聲[3]。

2.1.2 模擬信號調(diào)理電路設計

模擬信號調(diào)理電路是高速數(shù)據(jù)采集系統(tǒng)的一個設計重點，該部分電路信號質(zhì)量的好壞直接影響本系統(tǒng)是否能達到雷達對抗試驗中數(shù)據(jù)采集的相關指標。該部分電路設計了阻抗切換電路，用來實現(xiàn)示波器模式下的50 Ω和1 MΩ阻抗的切換，之后利用電阻分壓的方法實現(xiàn)電路的1[∶]1和6[∶]1衰減比例選擇，進而使得模塊能夠提供±0.5 V和±2.5 V兩檔輸入電壓范圍，經(jīng)過衰減之后的波形通過RC濾波電路進行抗混疊濾波，同時濾除電源系統(tǒng)等引入的高頻干擾，設計中RC電路的帶寬需要達到100 MHz以滿足雷達信號采集要求。本設計中選用的A/D芯片輸入信號為差分信號，因此濾波之后的信號需要通過差分轉(zhuǎn)換芯片轉(zhuǎn)換成差分信號以供A/D芯片接收。

2.2 固件設計

數(shù)據(jù)采集系統(tǒng)的固件設計包括數(shù)據(jù)接收邏輯、觸發(fā)選擇邏輯、采集卡工作模式選擇邏輯、數(shù)據(jù)采集控制邏輯和PCIe接口邏輯五個部分，如圖3所示。其中數(shù)據(jù)接收邏輯完成將A/D輸入的LVDS信號轉(zhuǎn)換成單端信號，經(jīng)過Quartus自帶的ALTLVDS將DDR數(shù)據(jù)轉(zhuǎn)換成SDR數(shù)據(jù)，并對數(shù)據(jù)進行重新排序等功能；數(shù)據(jù)采集控制邏輯完成對時鐘芯片的控制以實現(xiàn)控制時鐘芯片輸出用戶需求的時鐘，同時完成對A/D芯片的配置使得芯片能夠根據(jù)需求正常工作；觸發(fā)選擇邏輯可以用于產(chǎn)生內(nèi)觸發(fā)、軟觸發(fā)，并對內(nèi)觸發(fā)、軟觸發(fā)和2路外觸發(fā)進行觸發(fā)源的選擇，同時進行觸發(fā)沿的選擇；工作模式選擇邏輯用于根據(jù)用戶需求進行示波器工作模式和連續(xù)采集工作模式的選擇；PCIe接口邏輯可實現(xiàn)PCI Express協(xié)議，完成數(shù)據(jù)的傳輸功能。

下面詳細介紹高速數(shù)據(jù)采集模塊的固件設計中幾個關鍵邏輯的設計。

2.2.1 觸發(fā)選擇邏輯設計

示波器不僅要有完整的采集系統(tǒng)，同時還要有完善的觸發(fā)系統(tǒng)。示波器的觸發(fā)功能可以在輸入信號的一個固定電平點處同步水平掃描，可以將信號清晰地顯示到屏幕上，觸發(fā)控制可以穩(wěn)定重復波形，采集單脈沖波形[4]。

本系統(tǒng)提供外觸發(fā)、內(nèi)觸發(fā)和軟件觸發(fā)3大類觸發(fā)方式：外觸發(fā)直接利用外部輸入的觸發(fā)信號作為觸發(fā)源；內(nèi)觸發(fā)是利用采集卡的2路模擬信號作為觸發(fā)源；軟件觸發(fā)是通過上位機軟件控制觸發(fā)信號的產(chǎn)生。其中內(nèi)觸發(fā)是通過將采集卡采集到的模擬信號與用戶設定的觸發(fā)電平進行比較而得到的數(shù)字脈沖信號作為觸發(fā)方式，當模擬信號的電平大于等于用戶設定的比較電平時，輸出為邏輯1，當模擬信號的電平值小于用戶設定的比較電平時，輸出為邏輯0。通過將采集到的模擬信號調(diào)理為數(shù)字脈沖信號之后，就可以將內(nèi)觸發(fā)同其他觸發(fā)一樣進行邊沿觸發(fā)方式處理。

2.2.2 示波器工作模式控制邏輯設計

示波器工作模式控制邏輯主要用來實現(xiàn)數(shù)據(jù)采集系統(tǒng)的示波器功能。當用戶選擇示波器工作模式時，該模式下的觸發(fā)控制邏輯根據(jù)用戶需求，當觸發(fā)到來時使能RAM寫信號，并根據(jù)用戶參數(shù)提供是否使能預觸發(fā)，而地址發(fā)生器則根據(jù)用戶提供的參數(shù)（觸發(fā)深度、后續(xù)觸發(fā)深度）提供寫RAM地址，以實現(xiàn)示波器常用的預觸發(fā)和后觸發(fā)功能。如圖4所示。

當采集卡使能預存儲時，在觸發(fā)信號未到來之前，控制電路通過觸發(fā)地址發(fā)生器使能信號使能觸發(fā)地址發(fā)生器，使得觸發(fā)到來前的數(shù)據(jù)不斷地存入板上存儲器的存儲深度地址區(qū)間內(nèi)。當觸發(fā)信號到來時，繼續(xù)存儲后續(xù)觸發(fā)深度的采集數(shù)據(jù)，然后并記下此時地址。通過存儲深度、后續(xù)觸發(fā)深度和觸發(fā)停止地址，便可以很容易地獲得觸發(fā)點前后的數(shù)據(jù)，從而實現(xiàn)前觸發(fā)、后觸發(fā)和中間觸發(fā)。具體地，上位機將根據(jù)觸發(fā)方式讀取板上存儲器的內(nèi)容，如為前觸發(fā)方式，則上位機只讀取觸發(fā)后地址所覆蓋地址空間的數(shù)據(jù)。如為預觸發(fā)方式，則上位機首先得到觸發(fā)停止的地址，然后根據(jù)此地址及后續(xù)觸發(fā)深度所覆蓋地址空間讀出觸發(fā)信號到來后一段時間內(nèi)的采樣數(shù)據(jù)。讀完該段數(shù)據(jù)后，上位機利用與前觸發(fā)讀取數(shù)據(jù)相同的方法讀出地址發(fā)生器所覆蓋地址空間的數(shù)據(jù)。如為后觸發(fā)，則上位機只需讀出觸發(fā)前一段時間內(nèi)的采樣數(shù)據(jù)。

2.2.3 連續(xù)采集工作模式控制邏輯設計

連續(xù)采集工作模式控制邏輯主要用來實現(xiàn)數(shù)據(jù)采集系統(tǒng)的連續(xù)采集功能，如圖5所示。該模式下用戶可根據(jù)需求采用兩種方式：第一種為短時間連續(xù)采集，該方式采集卡將采集到的數(shù)據(jù)通過FIFO存入DDR3 SDRAM中，該方式的特點是速度快，但是存儲容量有限；第二種方式為長時間連續(xù)采集，該方式下采集卡將采集到的數(shù)據(jù)經(jīng)FIFO通過PCIe總線的DMA數(shù)據(jù)傳輸方式將數(shù)據(jù)導入外部高速存儲系統(tǒng)中，該方式的特點是存儲容量大，但是數(shù)據(jù)傳輸速率最高達到740 MB/s。當用戶選擇連續(xù)采集工作模式時，該模式下的觸發(fā)控制邏輯產(chǎn)生寫FIFO信號，之后根據(jù)用戶選擇的存儲方式通過FIFO判斷邏輯將FIFO中的數(shù)據(jù)通過DDR3控制器寫入DDR3 SDRAM中，然后通過DMA方式將DDR3 SDRAM中的數(shù)據(jù)寫到高速存儲系統(tǒng)中；或者將FIFO中的數(shù)據(jù)直接通過DMA方式寫入高速存儲系統(tǒng)中。

3 主要性能指標測試

3.1 精度測量

系統(tǒng)測試時，通過輸入直流電壓測試數(shù)據(jù)采集系統(tǒng)的精度，采樣率為200 MHz。本系統(tǒng)具有兩種輸入電壓范圍，當衰減網(wǎng)絡為1[∶]1時，輸入電壓范圍為[1 Vpp，]其測量結(jié)果如表1所示；當衰減網(wǎng)絡為6[∶]1時，系統(tǒng)的輸入電壓范圍為[5 Vpp，]對應的測量結(jié)果如表2所示。

3.2 信噪比及有效位測試

將數(shù)據(jù)采集卡采集到的數(shù)據(jù)傳至上位機通過進行處理，通過頻域波形計算出實際的信噪比，其計算方法如公式（1）所示：

其中：[N]為采集卡的有效位數(shù)；[fs]為采樣時鐘頻率；[fa]為模擬信號帶寬。將式（1）得到的SNR代入式（2）可得到有效位[N]為8.297。該測試表明系統(tǒng)模擬通道有效位在8位以上。

4 結(jié) 語

本文介紹了一種基于PCIe總線的專用高速信號采集系統(tǒng)的設計方法。該系統(tǒng)針對雷達信號的特點提供了模擬信號和同步脈沖信號采集通道，同時為了便于用戶對雷達關鍵信號進行分析，提供了強大的觸發(fā)功能，為了滿足用戶對雷達信號進行不同的數(shù)據(jù)處理提供了示波器模式和連續(xù)采集模式兩種工作模式。實際的測試表明，系統(tǒng)滿足設計要求。

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