高效率并行熔絲方案的設(shè)計

曾祥峻

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

電路設(shè)計

高效率并行熔絲方案的設(shè)計

曾祥峻

（中國電子科技集團(tuán)公司第58研究所，江蘇 無錫 214035）

隨著集成電路的迅速發(fā)展，熔絲在電路設(shè)計中應(yīng)用普遍，測試對熔絲的要求也越來越高，需要更好的準(zhǔn)確度和更快的效率。熔絲可以修調(diào)的參數(shù)當(dāng)然也取決于該熔絲在電路中的作用，輸出電壓、參考電壓是最為常見的修調(diào)參數(shù)，此外如基準(zhǔn)頻率、電流等也都可以通過修調(diào)做到很高的精度。簡單介紹了常見的熔絲以及其作用，常用的熔絲并行測試的優(yōu)勢和缺陷，提出了在大于4 site測試時，進(jìn)一步提高熔絲修調(diào)準(zhǔn)確性以及修調(diào)速度的測試方法。

熔絲編程；并行測試；多site測試

1　引言

熔絲修調(diào)在傳統(tǒng)模擬電路以及高精度要求的數(shù)字電路中，起到了越來越重要的作用，在AC-DC、DC-DC、LDO等類型的集成電路（IC）中有廣泛應(yīng)用。熔絲不只是修調(diào)輸出電壓，視乎設(shè)計而定，其主要原理是燒斷電阻網(wǎng)絡(luò)中的短路鋁條以達(dá)到改變網(wǎng)絡(luò)電阻的作用，熔絲可以修調(diào)的參數(shù)當(dāng)然也取決于該電阻在電路中的作用，輸出電壓、參考電壓是最為常見的修調(diào)參數(shù)，此外如基準(zhǔn)頻率、電流等也都可以通過修調(diào)做到很高的精度。

熔絲的過程中通常應(yīng)當(dāng)注意電流、電壓這兩項指標(biāo)，用于修調(diào)的電流、電壓都不能太高，否則輕則影響測試結(jié)果，嚴(yán)重時甚至?xí)?dǎo)致IC損毀。

電路測試產(chǎn)業(yè)發(fā)展至今，多管芯測試必不可少。多site測試要比單site測試效率提高2倍以上，一些不必要的串行測試的優(yōu)化在多site測試的效率提升中就顯得尤為重要。

2　幾種熔絲的介紹

2.1傳統(tǒng)熔絲簡介

傳統(tǒng)的熔絲方案主要有3種，以激光燒斷金屬熔絲，或以大電流燒斷金屬熔絲和多晶硅熔絲。在集成電路設(shè)計中，熔絲作為電子產(chǎn)品內(nèi)的關(guān)鍵性零件，主要應(yīng)用于調(diào)整其內(nèi)部的電阻與電容特性，或用于射頻電路之中。

普通的金屬熔絲一般是由一條條金屬電阻或是薄膜等其他電阻所構(gòu)成。中間窄兩頭寬的金屬導(dǎo)線［1］，利用探針probe引接大電流（一般控制在200 mA左右）熔斷，熔斷之后不可恢復(fù)（由于扎針問題，可能存在燒不斷的情況）。

圖1　熔絲示意圖

2.2硅化物熔絲

隨著集成電路技術(shù)的進(jìn)步，現(xiàn)今的熔絲工藝多采用硅化物制作。用傳統(tǒng)的硅化物工藝形成金屬硅化物，在兩側(cè)的引出區(qū)再形成接觸孔，引出熔絲兩端。金屬硅化物的方塊阻值較小，當(dāng)對陽極和陰極的接觸孔加高壓脈沖、瞬間大電流通過金屬硅化物的熔斷區(qū)時，硅化物被燒斷，同時瞬態(tài)大電流產(chǎn)生的熱量也會使熔斷區(qū)下面的多晶硅和雜質(zhì)重新分布，使得熔絲兩端之間的電阻明顯增加，從而達(dá)到熔斷的目的［2］。

圖2　硅化物熔絲示意圖

3　多site測試的熔絲分配方案

3.1普通的資源復(fù)用方式

采用資源復(fù)用的方法，給一個資源多種用途，可以有效降低多管芯測試對系統(tǒng)資源的需求。例如PV源既可以做被測電路的電源，而在熔絲修調(diào)時，被測電路不用上電，則可以把這部分切換為修調(diào)電源。同理，繼電器控制位也可以采用復(fù)用的方式。圖3是資源復(fù)用的示意圖，可以看到4路PV源被分配給4顆被測管芯，通過繼電器K1～K4切換到VDD或修調(diào)電源，當(dāng)正常測試時，4路PV源通過繼電器常閉端接入4顆被測管芯的VDD；當(dāng)某一路進(jìn)行修調(diào)動作時，將該路的繼電器閉合，PV源接修調(diào)P提供修調(diào)電壓。

圖3　PV源復(fù)用原理圖

同樣的，4顆被測管芯共16段熔絲，使用了4個繼電器控制位進(jìn)行控制，例如每個管芯的B1段熔絲，都使用K5控制。當(dāng)?shù)谝活w管芯的B1需要修調(diào)時，PV源加壓，K1閉合，K5閉合，管芯1的B1段熔絲被修調(diào)，而其他3顆管芯的B1段雖然也被接入各自的修調(diào)P，但此時其他3路修調(diào)P接入PV源，也就不會被燒斷。當(dāng)然，參數(shù)測試部分還需要一部分繼電器控制位切換外圍元器件，這部分不再詳述。

圖4　繼電器控制熔絲復(fù)用

這種常用的熔絲方案，相對于單一的切繼電器熔絲，只需要4路PV源和15路繼電器控制位就能滿足基本的參數(shù)測試和熔絲修調(diào)要求，能夠方便地節(jié)省繼電器控制位以及PV源的復(fù)用，但在實際熔絲過程中，必須采用串行測試來消除各個site之間熔絲的串燒現(xiàn)象。在熔絲段數(shù)較多，4 site以至于8 site的測試過程中，浪費的測試時間也相對較多，在競爭激烈的大環(huán)境中已經(jīng)很難生存。鑒于上述缺點，優(yōu)化熔絲方案，引出了串并結(jié)合的熔絲算法方案。

3.2串并結(jié)合的熔絲算法

使用Fuse_x_Site_X狀態(tài)標(biāo)志位來表示相關(guān)site的熔絲開關(guān)狀態(tài)，能夠得到site1的4段熔絲位標(biāo)志：Fuse_Site1、Fuse_Site2、Fuse_Site3、Fuse_Site4，同樣得到其他site的標(biāo)志位。完成上述工作之后，建立一張表格如表1所示。

對于設(shè)置的4個site 的fuse1，對應(yīng)4個繼電器控制位，變量初始值為0，熔絲熔斷為1，經(jīng)過加權(quán)算法處理之后得到相應(yīng)的加權(quán)和，設(shè)置一個能夠被ATE所識別的二維數(shù)組，用于識別繼電器控制位，相對應(yīng)的按照加權(quán)系數(shù)來進(jìn)行繼電器動作，實現(xiàn)繼電器的第一段熔絲并行操作。

表1　同一位置熔絲段狀態(tài)加權(quán)計算表

同樣處理過程使用于其余Site，實現(xiàn)整體的串并行熔絲編程。在這種算法中，相對于普通的熔絲方案，效率提升很大，多個site的單段熔絲時間和1 site幾乎沒有差別，執(zhí)行時間有了相當(dāng)大的提升空間。

雖然熔絲效率獲得很大的提升，但相對的設(shè)計和維護(hù)工作量就偏大，對于改版圓片測試需要重新計算其加權(quán)和。維護(hù)過程中，某單一熔絲接觸不好也相對比較難查找，比較適用于量產(chǎn)產(chǎn)品和相對成熟的品種。

在上述串并行測試方案的基礎(chǔ)上，利用多路通道的PV源，提出一種多site并行熔絲的測試方案，能夠使得熔絲每段與程序一一對應(yīng)，方便查找與分析。

3.3PV源充足的并行熔絲方案

在熔絲源充足的情況下，一路繼電器能夠控制6段熔絲。如圖5所示，能夠很明了地看出，在繼電器CBIT9動作一次的情況下，能夠進(jìn)行2個site 的3段、一共6段熔絲的并行操作。

圖5　熔絲并測最小組成單位

以此為其最小組成單位（繼電器控制需要按照實際熔絲段數(shù)來設(shè)置），來設(shè)定一個二維數(shù)組，用于識別繼電器控制位，以8 site熔絲方案為例，資源分配程序示例如下：

If （ 需要進(jìn)行熔絲 && 1 V＜初始電壓＜2 V）

｛

B［i］［0］=1；

B［i］［1］=1；

B［i］［2］=1；

K［3*i］=0

K［3*i+1］=1；

K［3*i+2］=2；

｝

i表示從1～8 site，B［i］［x］表示當(dāng)前site的第x段熔絲，分別用PV源0、1、2來控制每個site的第1、2、3段熔絲，完成繼電器以及PV源的分配工作。

該電路一共8 site，每個site有6段熔絲，總體分配如圖6所示。

按照上述分配，把固定格式的代碼整合成子程序，進(jìn)一步精簡程序以便于后續(xù)維護(hù)，得到的具體熔絲程序如下：

if（TrimEn==1）

｛

for（i=0；i＜4；i++）//此處只需要進(jìn)行4次能夠完成8 site的熔絲動作

｛

CBIT_SRelayOn（9+2*i，10+2*i，-1）；

DelaymS（5）；

TRM_RelayOn（K［0+6*i］，K［1+6*i］，K［2+6*i］，-1）；

DelaymS（1）；

TRM_RelayOn（（K［3+6*i］+10），（K［4+6*i］+10），（K［5+6*i］+10），-1）；

DelaymS（1）；

｝

｝

TRM_RelayOn控制的是PV源給電燒熔絲，分別用繼電器9、10來控制site1和site2，11、12來控制site3和site4……能夠用4次完成8個site 的熔絲動作，可以提升1倍的熔絲效率。在PV源足夠的情況下，完全可以用更多的繼電器控制更多的site，從而實現(xiàn)整個熔絲的并行測試。

圖 6 總體熔絲原理圖

在實際生產(chǎn)過程中，以一種8 site的LED驅(qū)動電路為例，采用普通的熔絲復(fù)用方案，熔絲的總時間達(dá)到了1.2 s，采用串并結(jié)合的方案時間為0.4 s，已經(jīng)能夠和一般的雙site熔絲時間相對比，而使用新的熔絲方案，熔絲時間縮短到了0.2 s附近，和單site熔絲消耗的時間相差無幾，相對于最初的熔絲方案縮短了將近5倍的時間。

4　結(jié)束語

競爭日益激烈的IC行業(yè)，能夠最大限度地節(jié)約測試成本至關(guān)重要。本文提出的并行測試方案，在條件允許的情況下能夠極大地提升測試效率，多site測試能夠媲美單site測試效率，但是也存在著相當(dāng)?shù)木窒扌?。熔絲作為電路設(shè)計中不可或缺的一部分，各種測試方案必然存在著各自的優(yōu)缺點。如何更加精準(zhǔn)、更加高效地進(jìn)行熔絲操作，需要繼續(xù)進(jìn)行開發(fā)和探索。

［1］ Sergio Franco. Design with Operational Amplifiers and Analog Integrated Circuits［M］. McGraw-Hill Education，Inc. 2001.

［2］ 李文昌，王繼安，等. 修調(diào)技術(shù)在高精度集成電路中的實現(xiàn)［J］. 微處理機(jī)，2006.

Efficient Trimming Design of the Multi-Site Test

ZENG Xiangjun
（China Electronics Technology Group Corporation No.58 Research Institute， Wuxi 214035， China）

With the popularization of IC design， trimming fuse is applied more generally in Circuit Design. Testing of fuse requirements are also increasing. The better accuracy and faster productivity are useful for us. The parameters of trimming depends on the role of IC. The output voltage and the reference voltage are the most common trimming parameters. In addition， such as the reference frequency， current can also be done by trimming high accuracy. This paper briefly describes common fuse as well as its role， the advantages and disadvantages of conventional parallel testing of fuses， and presents at greater than 4 site testing， to further improve the accuracy of the fuse trimming and testing methods trim speed.

fuse trimming； multi site； parallel test

TN402

A

1681-1070（2015）12-0016-04

曾祥峻（1990—），男，江蘇無錫人，2013年畢業(yè)于武漢理工大學(xué)信息工程專業(yè)，助理工程師，現(xiàn)在中國電子科技集團(tuán)第 58 研究所從事集成電路測試研發(fā)工作。

2015-7-2