頻率計(jì)權(quán)網(wǎng)絡(luò)的數(shù)字電路實(shí)現(xiàn)

趙丹　李麗　賀慧勇　劉嘉文　廖文平　王燕　商梅雪　魏明生

摘 要： 提出一種頻率計(jì)權(quán)網(wǎng)絡(luò)的數(shù)字電路實(shí)現(xiàn)方案，詳細(xì)闡述由濾波器設(shè)計(jì)工具生成頻率計(jì)權(quán)濾波器，然后采用HDL代碼生成工具將其轉(zhuǎn)換成可移植、可綜合的能在FPGA上實(shí)現(xiàn)的HDL代碼，分別在軟件和硬件上進(jìn)行仿真驗(yàn)證測(cè)試的過(guò)程。結(jié)果表明，設(shè)計(jì)的頻率計(jì)權(quán)網(wǎng)絡(luò)符合計(jì)權(quán)特性及允差標(biāo)準(zhǔn)，且采用此方法設(shè)計(jì)的頻率計(jì)權(quán)網(wǎng)絡(luò)簡(jiǎn)化了電路結(jié)構(gòu)，操作簡(jiǎn)單，降低了功耗、成本，節(jié)省了資源，提高了效率，能快速得出信號(hào)的頻率計(jì)權(quán)值。

關(guān)鍵詞： 頻率計(jì)權(quán)； HDL代碼； 數(shù)字電路； FPGA仿真

中圖分類(lèi)號(hào)： TN711?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2015）19?0094?04

Abstract： An implementation scheme of digital circuit for frequency weighting network is presented. The frequency weighting filter generated by the filter design tool is described in detail， which is converted into transplantable and synthesizable HDL code by using HDL code generation tool， and can be implemented on FPGA. The test process of the filter model was simulated and verified respectively by software and hardware. The test results show that the designed frequency weighting network conforms to weighting characteristic and tolerance standard， and can simplify circuit structure and operation， reduce power consumption and the cost， save resources and improve efficiency. The frequency weighting value of the signal can be obtained quickly.

Keywords： frequency weighting； HDL code； digital circuit； FPGA simulation

0 引 言

人的耳朵聽(tīng)到聲音后的感覺(jué)，不僅與聲的強(qiáng)度有關(guān)，而且與聲音的頻率有關(guān)。一般情況下，人耳對(duì)高頻段的聲音比較敏感，而對(duì)低頻段的聲音感覺(jué)不明顯，即使是聲壓級(jí)相同的聲音，頻率不同也可能聽(tīng)起來(lái)不一樣響[1?2]。為了正確認(rèn)識(shí)聲音的特性，進(jìn)行噪聲測(cè)量及分析，預(yù)防噪聲對(duì)人耳產(chǎn)生危害，根據(jù)等響度曲線(xiàn)對(duì)接收到的聲音信號(hào)進(jìn)行頻率計(jì)權(quán)濾波，以模擬人耳的響度感覺(jué)特性[3]。頻率計(jì)權(quán)在噪聲測(cè)量及分析中有很重要的作用，它是一種模擬人耳對(duì)不同頻率的聲音感覺(jué)不同的特性，使計(jì)算出的聲壓級(jí)與人耳所到的感覺(jué)一致的網(wǎng)絡(luò)，其實(shí)質(zhì)就是對(duì)聲音信號(hào)進(jìn)行濾波處理[4?6]。傳統(tǒng)的辦法是用模擬電路實(shí)現(xiàn)頻率計(jì)權(quán)網(wǎng)絡(luò)[7]，這種方法采用了大量如電阻、電容等模擬器件，結(jié)構(gòu)復(fù)雜、成本高、功耗大，其穩(wěn)定性、可靠性、性能指標(biāo)很難做好，而且不方便調(diào)試[8]。目前，很多是通過(guò)計(jì)算機(jī)，ARM，DSP等軟件方法實(shí)現(xiàn)頻率計(jì)權(quán)網(wǎng)絡(luò)，該方法程序代碼復(fù)雜，占用資源多[9?11]。

本文提出一種頻率計(jì)權(quán)的電路級(jí)實(shí)現(xiàn)方案，以減少程序代碼設(shè)計(jì)復(fù)雜和硬件電路調(diào)試不便等問(wèn)題。該方法是數(shù)字化全電路實(shí)現(xiàn)，占用資源少、速度快、功耗低、可移植性好，適合FPGA以及ASIC實(shí)現(xiàn)。

1 頻率計(jì)權(quán)特性

頻率計(jì)權(quán)的基本定義是指幅度穩(wěn)定不變的輸入信號(hào)級(jí)與實(shí)際測(cè)量輸出信號(hào)級(jí)兩者之間作為頻率函數(shù)關(guān)系而規(guī)定的差值， 頻率計(jì)權(quán)值用分貝（dB） 表示[12]。為了更好地模擬人耳聽(tīng)覺(jué)在不同頻率處不同的靈敏度，聲級(jí)計(jì)的頻率計(jì)權(quán)主要有A和C計(jì)權(quán)[13?14]。

A計(jì)權(quán)網(wǎng)絡(luò)是模擬人耳對(duì)55 dB以下低頻噪聲的響應(yīng)，電信號(hào)在中、低頻段（1 000 Hz以下）有較明顯的衰減。C計(jì)權(quán)網(wǎng)絡(luò)是模擬人耳對(duì)高強(qiáng)度噪聲感應(yīng)的頻率特性[15]。

由幅頻特性可以看出，A計(jì)權(quán)濾波器對(duì)其低頻、中頻段（1 000 Hz以下）有較大的衰減；在整個(gè)頻率范圍內(nèi)C計(jì)權(quán)濾波器的響應(yīng)近乎平直。將仿真出來(lái)的結(jié)果與頻率計(jì)權(quán)允差表[15]比較可以得到，設(shè)計(jì)出的頻率計(jì)權(quán)符合表中的允差標(biāo)準(zhǔn)，說(shuō)明設(shè)計(jì)出來(lái)的結(jié)果符合要求。

將濾波器設(shè)計(jì)工具實(shí)現(xiàn)的頻率計(jì)權(quán)濾波器算法轉(zhuǎn)換成硬件在FPGA中實(shí)現(xiàn)，就需要設(shè)計(jì)HDL代碼。濾波器代碼生成工具利用已生成的代碼和模型生成可移植和可綜合的VHDL或Verilog HDL代碼[19]，且生成的代碼可讀性較高，可用于FPGA編程設(shè)計(jì)，并在開(kāi)發(fā)板上進(jìn)行驗(yàn)證[20?22]。

生成代碼時(shí)在計(jì)權(quán)類(lèi)型中分別選擇A，C計(jì)權(quán)方式，在音頻系統(tǒng)中抽樣頻率一般都是48 kHz。由于用于FPGA編譯仿真的軟件Quartus Ⅱ不支持浮點(diǎn)型數(shù)據(jù)，為了使濾波器在FPGA硬件上實(shí)現(xiàn)，就需要對(duì)生成的濾波器數(shù)據(jù)類(lèi)型重新定義，使數(shù)據(jù)更符合FPGA的處理方式[23]。在設(shè)計(jì)中把數(shù)據(jù)進(jìn)行量化，進(jìn)行定點(diǎn)仿真。由濾波器設(shè)計(jì)工具得到濾波器的系數(shù)，根據(jù)頻率計(jì)權(quán)精度要求將系數(shù)量化，得到定點(diǎn)型數(shù)據(jù)[24?25]?？紤]到濾波器的精度以及節(jié)省資源的問(wèn)題，選擇合適的字長(zhǎng)范圍進(jìn)行分析。如圖4所示，濾波器系數(shù)的字長(zhǎng)為12，可看出濾波器的系數(shù)定點(diǎn)化后，幅頻響應(yīng)與未定點(diǎn)化的響應(yīng)相差很大，所以應(yīng)當(dāng)提高系數(shù)的字長(zhǎng)以減小誤差[25]。endprint

如圖5所示為提高濾波器系數(shù)量化字長(zhǎng)的過(guò)程，當(dāng)字長(zhǎng)提高到16位時(shí)，觀察到定點(diǎn)化后和未定點(diǎn)化的濾波器幅頻響應(yīng)相差很小，已經(jīng)符合要求。所以在濾波器系數(shù)定點(diǎn)化時(shí)選擇定點(diǎn)字長(zhǎng)為16位。

3 頻率計(jì)權(quán)濾波器仿真測(cè)試

生成計(jì)權(quán)濾波器的HDL代碼后將其在Quartus Ⅱ里進(jìn)行仿真測(cè)試，將生成的Testbench代碼進(jìn)行測(cè)試[26?27]。Testbench產(chǎn)生階躍響應(yīng)、斜坡響應(yīng)和Chirp響應(yīng)，分別在信號(hào)級(jí)和電路級(jí)進(jìn)行仿真。以A計(jì)權(quán)濾波器為例，比較以上信號(hào)的信號(hào)級(jí)仿真和電路級(jí)仿真[28]，如圖6～圖11所示。

在QuartusⅡ中生成不同頻率的正弦波，通過(guò)頻率計(jì)權(quán)濾波器模塊進(jìn)行驗(yàn)證。在嵌入式邏輯分析儀SignalTapⅡ中提取輸入及輸出信號(hào)的幅值，如表1所示?？紤]到濾波器數(shù)據(jù)定點(diǎn)化及抗溢出問(wèn)題，需要將輸出進(jìn)行預(yù)衰減[29?30]，所以設(shè)定輸入信號(hào)為16位，輸出信號(hào)為12位，則頻率計(jì)權(quán)值=[輸出峰峰值（輸入峰峰值24）]。將對(duì)應(yīng)的幅值進(jìn)行計(jì)算處理后可得到信號(hào)的頻率計(jì)權(quán)特性曲線(xiàn)，如圖13所示。

將此頻率計(jì)權(quán)特性曲線(xiàn)以及實(shí)際測(cè)量計(jì)算出的計(jì)權(quán)值與理論A頻率計(jì)權(quán)特性比較，所設(shè)計(jì)的頻率計(jì)權(quán)濾波器生成HDL代碼仿真測(cè)試結(jié)果符合標(biāo)準(zhǔn)給出的頻率計(jì)權(quán)特性及允差[15]，但由于輸入信號(hào)的幅度不同使得在低頻的數(shù)據(jù)有一定的誤差。

5 結(jié) 語(yǔ)

本文介紹的頻率計(jì)權(quán)網(wǎng)絡(luò)減少了采用模擬電路方法帶來(lái)的復(fù)雜和不穩(wěn)定，克服了軟件算法設(shè)計(jì)占用過(guò)多資源等困難，將算法由信號(hào)級(jí)向電路級(jí)轉(zhuǎn)換，實(shí)現(xiàn)全數(shù)字電路的計(jì)權(quán)濾波器，在信號(hào)級(jí)和電路級(jí)兩個(gè)方面進(jìn)行了仿真，在FPGA中實(shí)現(xiàn)并做了初步性能測(cè)試。這部分電路將實(shí)際用于“全數(shù)字化個(gè)體噪聲暴露保護(hù)裝置”中，但在硬件測(cè)試中對(duì)低頻信號(hào)的頻率計(jì)權(quán)存在誤差，需繼續(xù)改進(jìn)。

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