PLD的發(fā)展簡史及應(yīng)用展望

王 康 沈祖斌

（江漢大學(xué)數(shù)學(xué)與計(jì)算機(jī)科學(xué)學(xué)院，湖北武漢430056）

1 可編程邏輯器件發(fā)展簡史

最早的可編程邏輯器件(PLD)是1970年制成的可編程只讀存儲(chǔ)器（PROM），它由固定的與陣列和可編程的或陣列組成。PROM采用熔絲技術(shù)，只能寫一次，不能擦除和重寫。隨著技術(shù)的發(fā)展，此后又出現(xiàn)了紫外線可擦除只讀存儲(chǔ)器UVEPROM和電可擦除只讀存儲(chǔ)器EEPROM。由于其價(jià)格便宜、速度低、易于編程，適合于存儲(chǔ)函數(shù)和數(shù)據(jù)表格。

可編程邏輯陣列（PLA）器件于20世紀(jì)70年代中期出現(xiàn)，它是由可編程的與陣列和可編程的或陣列組成，但由于器件的價(jià)格比較貴，編程復(fù)雜，資源利用率低，因而沒有得到廣泛應(yīng)用。

可編程陣列邏輯 （PAL）器件是1977年美國MMI公司率先推出的，它采用熔絲編程方式，由可編程的與陣列和固定的或陣列組成，雙極性工藝制造，器件的工作速度很高。由于它的設(shè)計(jì)很靈活，輸出結(jié)構(gòu)種類很多，因而成為第一個(gè)得到普遍應(yīng)用的可編程邏輯器件。

通用陣列邏輯（GAL）器件是1985年Lattice公司最先發(fā)明的可電擦寫、可重復(fù)編程、可設(shè)置加密位的PLD。GAL在PAL的基礎(chǔ)上，采用了輸出邏輯宏單元形式EECMOS工藝結(jié)構(gòu)。在實(shí)際應(yīng)用中，GAL器件對PAL器件仿真具有百分之百的兼容性，所以GAL幾乎完全代替了PAL器件，并可以取代大部分標(biāo)準(zhǔn)SSI、MSI集成芯片，因而獲得廣泛應(yīng)用。

可擦除可編程邏輯器件（EPLD）是20世紀(jì)80年代中期Altera公司推出的基于UVEPROM和CMOS技術(shù)的PLD，后來發(fā)展到采用EECMOS工藝制作的PLD，EPLD的基本邏輯單元是宏單元,宏單元是由可編程的與陣列、可編程寄存器和可編程I/O三部分組成的。從某種意義上講，EPLD是改進(jìn)的GAL，它在GAL基礎(chǔ)上大量增加輸出宏單元的數(shù)目，提供更大的與陣列，集成密度大幅提高，內(nèi)部連線相對固定，延時(shí)小，有利于器件在高頻下工作，但內(nèi)部互連能力較弱。

復(fù)雜可編程邏輯器件（CPLD）是20世紀(jì)80年代末Lattice公司提出了在線可編程技術(shù)（ISP）以后，于20世紀(jì)90年代初推出的。CPLD至少包含三種結(jié)構(gòu)：可編程邏輯宏單元、可編程I/O單元和可編程內(nèi)部連線，它是在EPLD的基礎(chǔ)上發(fā)展起來的，采用EECMOS工藝制作，與EPLD相比，增加了內(nèi)部連線，對邏輯宏單元和I/O單元也有很大的改進(jìn)。

現(xiàn)場可編程門陣列（FPGA）器件是Xilinx公司1985年首家推出的，它是一種新型的高密度PLD，采用CMOS-SRAM工藝制作。FPGA的結(jié)構(gòu)與門陣列PLD不同，其內(nèi)部由許多獨(dú)立的可編程邏輯模塊（CLB）組成，邏輯塊之間可以靈活地相互連接，CLB的功能很強(qiáng)，不僅能夠?qū)崿F(xiàn)邏輯函數(shù)，還可以配置成RAM等復(fù)雜的形式。配置數(shù)據(jù)存放在芯片內(nèi)的SRAM中，設(shè)計(jì)人員可現(xiàn)場修改器件的邏輯功能，即所謂的現(xiàn)場可編程。FPGA出現(xiàn)后受到電子設(shè)計(jì)工程師的普遍歡迎，發(fā)展十分迅速。

2 可編程邏輯器件典型應(yīng)用領(lǐng)域

2.1 在數(shù)字電路實(shí)驗(yàn)中的應(yīng)用

在傳統(tǒng)數(shù)字電路實(shí)驗(yàn)中，要使用基本門路，觸發(fā)器等中小規(guī)模標(biāo)準(zhǔn)集成電路芯片等，進(jìn)行一次實(shí)驗(yàn)課程需要準(zhǔn)備大量的專門芯片，增加了器件的選購和管理的難度。使用PLD，在組合電路和相關(guān)實(shí)驗(yàn)中可以把PLD編程寫為各種組合式門電路結(jié)構(gòu)，還可以用它構(gòu)成幾乎所有的中規(guī)模組合集成電路，如譯碼器、編碼器等。又如在做觸發(fā)器實(shí)驗(yàn)中，利用一片GAL16V8芯片可以同時(shí)實(shí)現(xiàn)R-S觸發(fā)器、J-K觸發(fā)器、D觸發(fā)器、T觸發(fā)器等基本觸發(fā)器。把PLD用于數(shù)字電路實(shí)驗(yàn)后，一般實(shí)驗(yàn)只要準(zhǔn)備一片GAL16V8即可，大大減少了器件的選購、管理的工作量及經(jīng)費(fèi)的開支。此外，可編程邏輯器件還從很大程度上改變了數(shù)字系統(tǒng)的設(shè)計(jì)方式，最顯著的特點(diǎn)是它使硬件的設(shè)計(jì)工作更加簡單方便，電路的邏輯功能可以由編程設(shè)定，在線裝入和修改。

2.2 在通信系統(tǒng)中的應(yīng)用

可編程邏輯器件在通信領(lǐng)域中取著不可代替的作用，現(xiàn)代通信協(xié)議不斷更新，因此選擇靈活的PLD器件是很重要的。基于電可擦除編程工藝的CPLD的優(yōu)點(diǎn)是多次編程后信息不會(huì)因斷電而丟失。對于SRAM型FPGA來說，配置次數(shù)無限，在加電時(shí)刻能隨時(shí)更改協(xié)議功能，大容量的FPGA是最好的選擇。目前現(xiàn)代通信系統(tǒng)的發(fā)展方向是功能更強(qiáng)大、體積更小、速度更快，而FPGA在集成度、功能和速度上的優(yōu)勢正好滿足通信系統(tǒng)的這些要求。

2.3 在ASIC設(shè)計(jì)中的應(yīng)用

可編程邏輯器件是在專用型集成電路（ASIC）設(shè)計(jì)的基礎(chǔ)上發(fā)展起來的，在ASIC設(shè)計(jì)方法中，通常采用全定制和半定制的電路設(shè)計(jì)方法，設(shè)計(jì)完成后，如果不滿足要求，就得重新設(shè)計(jì)進(jìn)行驗(yàn)證，這樣就使設(shè)計(jì)開發(fā)周期變長，大大增加了產(chǎn)品的開發(fā)費(fèi)用。而選擇CPLD/FPGA則不存在這樣的限制，現(xiàn)在FPGA芯片的規(guī)模越來越大，已達(dá)到了千萬級等效系統(tǒng)門。

3 可編程邏輯器件發(fā)展趨勢

3.1 向高密度、低壓、低功耗方向發(fā)展

由于人們對基于電池供電的便攜式應(yīng)用產(chǎn)品的需求越來越大，對可編程邏輯器件的高密度、低壓、低功耗要求越來越高。自Xilinx公司發(fā)布業(yè)界第一款FGPA芯片以來，大容量FPGA是市場發(fā)展的焦點(diǎn)，半導(dǎo)體制造工藝的發(fā)展和市場的多樣化需求不斷推動(dòng)FPGA設(shè)計(jì)技術(shù)的創(chuàng)新，同時(shí)PLD正在由點(diǎn)5V電壓向低電壓3.3V，2.5V及1.8伏器件演進(jìn)，不斷滿足節(jié)能的要求。

3.2 成本不斷降低

隨著芯片生產(chǎn)工藝的不斷進(jìn)步，芯片的集成度不斷提高，面積大小是產(chǎn)品價(jià)格高低的重要因素，而線寬的減小必將大大降低PLD的成本。況且低成本關(guān)系著生產(chǎn)廠商的發(fā)展前途，要想在PLD有一席之地，低成本是必需要考慮的因素，未來的可編程器件會(huì)以最低的成本提供最多的系統(tǒng)門。

3.3 片上集成資源不斷豐富

許多廠商在半導(dǎo)體制造工藝技術(shù)的推出下，不斷地?cái)U(kuò)充FPGA片上集成資源，包括嵌入式處理器、可編程存儲(chǔ)器、高速收發(fā)器、嵌入式邏輯分析儀、復(fù)雜數(shù)字信號處理模塊等，使得產(chǎn)品集成度迅速提高，PLD的集成度已達(dá)到了千萬級等效系統(tǒng)門。

3.4 向SOPC方向發(fā)展

集成度的不斷提高使得產(chǎn)品的性能不斷的提高，功能不斷增多。最早的PLD僅僅能夠?qū)崿F(xiàn)一些簡單的邏輯功能，而現(xiàn)在，片上可編程系統(tǒng)（SOPC）直接實(shí)現(xiàn)系統(tǒng)集成，在速度上可以滿足一般系統(tǒng)對速度的要求，其好處是用戶把所有關(guān)鍵的功能塊放上去后，可以隨著標(biāo)準(zhǔn)改變而重新配置，而且可以降低費(fèi)用，縮短開發(fā)時(shí)間。可以預(yù)見未來的一塊電路板上可能只有兩部分電路：模擬部分（包括電源）和一塊PLD芯片，最多還有一些大容量的存儲(chǔ)器。

3.5 向軟核、硬核混合的結(jié)構(gòu)方向發(fā)展

隨著器件集成度的提高，單片容量可設(shè)計(jì)邏輯越來越多。目前FPGA可通過配置在片內(nèi)實(shí)現(xiàn)軟核處理器，或直接在FPGA中集成硬核處理器。集成軟核還是硬核取決于對系統(tǒng)的性能、功能和可重構(gòu)性的平衡考慮。硬核處理器一般作為獨(dú)立的專用模塊集成于FPGA中，與軟核相比具有更高的性能，但在可重構(gòu)性和靈活性上有所不足。為了提高設(shè)計(jì)速度和系統(tǒng)性能，在一些FPGA芯片中集成一定功能的硬核，設(shè)計(jì)者可以利用這些硬核與其他設(shè)計(jì)資源結(jié)合完成設(shè)計(jì)，這將是可編程邏輯器件的又一個(gè)發(fā)展方向。

［1］楊春玲,朱敏,編．可編程邏輯器件應(yīng)用實(shí)踐[M]．哈爾濱∶哈爾濱工業(yè)大學(xué)出版社,2008∶02-04.

［2］潘銳捷,等,編．可編程邏輯器件的歷程與發(fā)展[J]．電子與封裝,2008,08∶44-48.

［3］楊海鋼,等,編．FPGA 器件設(shè)計(jì)技術(shù)發(fā)展綜述[J]．電子與信息學(xué)報(bào),2010,03∶714-723.

［4］張鵬,編．淺談 FPGA 器件設(shè)計(jì)技術(shù)發(fā)展綜述[J]．電子測試,2014,10∶41-43.