基于FPGA多路時柵位移傳感器數(shù)據(jù)采集與處理系統(tǒng)

王先全，張虹光，雷毅談，余 堯，朱桂林

(1.重慶理工大學電子信息與自動化學院，重慶 400054；2.機械檢測技術(shù)與裝備教育部工程研究中心，重慶 400054)

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基于FPGA多路時柵位移傳感器數(shù)據(jù)采集與處理系統(tǒng)

王先全1，張虹光2，雷毅談2，余 堯2，朱桂林2

(1.重慶理工大學電子信息與自動化學院，重慶 400054；2.機械檢測技術(shù)與裝備教育部工程研究中心，重慶 400054)

為解決多路時柵傳感器協(xié)同工作而相互干擾的問題，減少多路傳感器協(xié)同工作時數(shù)據(jù)采集的復(fù)雜程度。用分時激勵、分時采集和排隊發(fā)送數(shù)據(jù)來消除多路傳感器相互影響的思想，設(shè)計了基于FPGA的高精度分時激勵電路、采集電路和串口發(fā)送電路。利用QUARTUS Ⅱ9.0開發(fā)平臺，用SignalTap Ⅱ進行邏輯分析，并通過兩個時柵位移傳感器搭建試驗平臺。試驗表明，采用分時激勵和分時采集的方法，傳感器的精度從原來的±3″提高到±1″，可以有效解決多傳感器相互干擾的問題。

時柵位移傳感器;狀態(tài)機；FPGA；分時激勵；分時采集

0 引言

時柵位移傳感器是時空轉(zhuǎn)換思想實現(xiàn)位移測量的新型傳感器，通過坐標轉(zhuǎn)換與相對論的理論與系統(tǒng)，使用時鐘脈沖插補空間位移[1-2]。實現(xiàn)高分辨力、高精度的空間位移測量。

傳統(tǒng)的時柵位移傳感器信號處理系統(tǒng)只針對單個傳感器，包含一個激勵電路、相位/周期檢測電路和一個數(shù)據(jù)通訊接口[2-3]。但是在某些特殊情況下要求同時使用兩個或者多個傳感器，相應(yīng)地配置兩個或多個信號處理系統(tǒng)，不僅成本高、控制復(fù)雜，而且多個傳感器同時工作而互相干擾也難以處理，導致傳感器精度的下降。為能夠適應(yīng)這種特殊要求，利用高速FPGA，通過有限狀態(tài)機和鎖相環(huán)技術(shù)實現(xiàn)時柵位移傳感器相位/周期的檢測和數(shù)據(jù)高效準確的發(fā)送。為避免多傳感器之間的相互干擾，采用分時激勵、分時采集的手段，保證傳感器的精度，且成本低、控制簡單。

1 系統(tǒng)組成與原理

柵位移傳感器通過對動測頭和定測頭的周期與相位差的檢測，分別輸出周期和相位信息[4]。為實現(xiàn)多路時柵數(shù)據(jù)高速、穩(wěn)定的發(fā)送，利用了FPGA設(shè)計實現(xiàn)多路時柵位移傳感器數(shù)據(jù)采集與處理系統(tǒng)，系統(tǒng)的總體設(shè)計如圖1所示。

圖1 總體設(shè)計圖

激勵模塊產(chǎn)生高精度三相互成120°正弦激勵，傳感器選擇模塊為指定傳感器添加激勵，激勵通過傳感器形成行波，行波經(jīng)過放大、濾波、整形，在周期/相位檢測模塊中處理并得到周期/相位信息。控制與編碼模塊一方面控制三相激勵發(fā)出激勵源，施加指定傳感器并把該傳感器的感應(yīng)信號送至相位/周期檢測模塊，通過這種控制實現(xiàn)分時激勵、分時采集；另一方面將周期/相位信息、傳感器選擇信息、采集點數(shù)信息，并按一定規(guī)律編碼成一個32位二進制數(shù)據(jù)；通過狀態(tài)機設(shè)計的UART模塊送至PC機，供PC機進行進一步數(shù)據(jù)處理和誤差運算。解決分時激勵、分時采集、排隊發(fā)送問題。

2 模塊設(shè)計

2.1 高精度激勵電源的設(shè)計

高精度激勵電源是獲取高質(zhì)量時柵傳感器原始信號的基礎(chǔ)。系統(tǒng)選用FPGA配合2片16位雙通道高精度DAC轉(zhuǎn)換芯片AD5547，利用硬件電路配合軟件產(chǎn)生高精度三相激勵電源。硬件設(shè)計圖如圖2所示。

圖2 激勵源硬件設(shè)計圖

為使激勵電源更精確，整周選取4 096個點逼近400 Hz的正弦信號，為節(jié)約存儲空間，利用正弦信號的對稱性，只選取1/4周期個數(shù)據(jù)點，通過計算完成整周正弦信號的設(shè)計，用時鐘信號為80 MHz的FPGA控制2片DAC，產(chǎn)生三相正弦激勵電源。

FPGA中包括1 024個數(shù)據(jù)點、運算器和控制器3個主要部分。運算器通過存儲區(qū)數(shù)據(jù)，根據(jù)不同象限數(shù)據(jù)增減性和正負性的差異，利用存儲區(qū)數(shù)據(jù)點運算產(chǎn)生整周正弦數(shù)據(jù)?？刂破骺刂七\算器輸出可靠的數(shù)據(jù)(DA、DB)，讀取對應(yīng)數(shù)據(jù)的地址信息(ADDRA、ADDRB)。寫入數(shù)據(jù)時對DAC給定地址芯片的RW低電平，通過A0、A1選取通道，然后數(shù)據(jù)DATA寫入DAC，寫入數(shù)據(jù)后LDAC輸出高電平更新DAC緩存數(shù)據(jù)。三相分別做以上操作后RS同時低電平有效，同步三相輸出，產(chǎn)生三相激勵電源。

2.2 相位和周期檢測模塊的設(shè)計

時柵位移傳感器就是要用高頻時鐘信號測量感應(yīng)信號的周期和動、定測頭的相位差，通過計算得到傳感器的角位移[5]。為提高傳感器的精度，利用鎖相環(huán)，設(shè)計了相位/周期檢測的系統(tǒng)。系統(tǒng)時鐘80 MHz，通過鎖相環(huán)倍頻到240 MHz，并根據(jù)鎖相的功能實現(xiàn)不同相位的時鐘信號，用VHDL語言編寫控制器、相位/周期檢測器和加法器，控制器根據(jù)定、動測頭放大整形后方波的過零點，控制相位/周期檢測器檢測對應(yīng)的時鐘信號[3-4]，加法器把四路檢測器檢測到的數(shù)據(jù)相加，得到高精度的相位/周期信息。鎖存器鎖存數(shù)據(jù)并根據(jù)控制器的指示輸出相位和周期信息。系統(tǒng)框圖如圖3所示。

圖3 相位/周期檢測設(shè)計框圖

2.3 控制與編碼模塊的設(shè)計

控制與編碼模塊主要對數(shù)據(jù)進行有規(guī)律的編碼和控制分時激勵、分時采集兩個功能。編碼是按一定編碼規(guī)則將數(shù)據(jù)整合成有規(guī)律的32位數(shù)據(jù)，每個數(shù)據(jù)位都有其特定的含義。然后將32位已編碼數(shù)據(jù)按照8位1組的形式放在控制器的緩存中，通過UART發(fā)送到上位機。表1 給出數(shù)據(jù)位數(shù)和代表的意義。

表1 編碼數(shù)據(jù)說明表

控制是按一定的設(shè)計時序和控制信號通斷實現(xiàn)分時激勵、分時采集?？梢苑譃榭刂萍睢⒖刂苽鞲衅鬟x擇、控制采集點數(shù)和控制串口發(fā)送。激勵電源選通后，控制模擬多路選擇器設(shè)計的傳感器選擇模塊，選擇傳感器并選通該通道的信號。當對于某些特殊需求需要多點采集，控制器生成點數(shù)信息，編碼后的32位數(shù)據(jù)通過控制器每8位1組，按一定時間間隔放在UART的緩存中，并告知串口數(shù)據(jù)裝載成功，可以發(fā)送。

2.4 選擇模塊設(shè)計

傳感器選擇模塊利用模擬多路選擇器，控制與編碼模塊控制選擇器，實現(xiàn)對傳感器的選擇。傳感器輸出選擇根據(jù)多路選擇器思想，在FPGA中設(shè)計選擇器。實現(xiàn)對傳感器輸出信號的選擇。為保證選擇的同步性，兩個選擇器同時給出選擇信號，確保信號通道通暢。

2.5 狀態(tài)機設(shè)計UART

通用異步串行收發(fā)器可以和多種標準串行數(shù)據(jù)總線相接,其數(shù)據(jù)結(jié)構(gòu)簡單，發(fā)送數(shù)據(jù)位可變，協(xié)議簡潔，在工程中被廣泛使用[6-7]。為使模塊中的數(shù)據(jù)通訊穩(wěn)定、高速，應(yīng)用FPGA中的狀態(tài)機設(shè)計UART的時序。該模塊要設(shè)計一個波特率發(fā)生器，應(yīng)用時鐘是80 MHz，如分頻到9 600。約520分頻實現(xiàn)9 600波特率。實驗中選取9 600波特率。其狀態(tài)轉(zhuǎn)換圖如圖4所示。

圖4 發(fā)送器狀態(tài)轉(zhuǎn)移圖

發(fā)送狀態(tài)機一共有5個狀態(tài)：X_IDLE(空閑)；X_START(起始)；X_WAIT(移位等待)；X_SHIFT(移位)；X_STOP(停止位)。

電路復(fù)位后將進入空閑狀態(tài)，發(fā)送器等待數(shù)據(jù)發(fā)送命令XMIT_CMD的上升沿，而CMD_P是為防止出現(xiàn)邏輯錯誤，對XMIT_CMD進行脈沖寬度后處理的命令信號。發(fā)送器將進入起始狀態(tài)，開始發(fā)送起始位(邏輯零)同時進入等待狀態(tài)，滿足發(fā)送條件就移位發(fā)送，單個數(shù)據(jù)發(fā)送完后回到等待狀態(tài)，數(shù)據(jù)幀發(fā)送完畢后停止，等待下一次發(fā)送。

2.6 頂層文件的設(shè)計

在FPGA中選擇并設(shè)計自帶的鎖相環(huán)，添加到頂層文件中，把各個模塊在FPGA中編譯并在邏輯分析儀SignalTap Ⅱ上進行邏輯分析。把模塊封裝成硬件模塊電路，根據(jù)設(shè)計把電路模塊連接，編譯通過后，綁定管腳下載到EP3C25EI4417N中。圖5為FPGA的電路模塊連接圖。

圖5 頂層文件圖

3 測試與結(jié)果

試驗選用兩個傳感器測試數(shù)據(jù)采集系統(tǒng)的可行性。搭建了基于PMAC卡控制的高精度直驅(qū)式誤差采樣與對比試驗系統(tǒng)，該系統(tǒng)配備了高精度的光柵傳感器(RON886)作為誤差標定基準。試驗裝置如圖6所示。

圖6 試驗平臺實體圖

兩個傳感器同軸安裝，傳感器之間不加屏蔽裝置，同時比較使用兩個獨立系統(tǒng)和使用單個分時激勵、分時采集系統(tǒng)。試驗結(jié)果表明多路時柵位移傳感器數(shù)據(jù)采集和處理系統(tǒng)切實可行，數(shù)據(jù)精度高。采集系統(tǒng)有效避免了兩個傳感器互相干擾，簡化系統(tǒng)，降低成本。精度由最初試驗的±3″提高到改進系統(tǒng)后的±1″。

4 結(jié)論

通過上述系統(tǒng)的設(shè)計，利用FPGA配合16位DAC產(chǎn)生時柵位移傳感器的高精度激勵電源，提高原始信號的質(zhì)量。設(shè)計鎖相環(huán)實現(xiàn)系統(tǒng)的周期測量和相位比較，提高了分辨力和測量精度。編碼實現(xiàn)多傳感器、多數(shù)據(jù)編碼，有助于誤差分析和數(shù)據(jù)處理?？刂茖崿F(xiàn)分時激勵、分時采集，解決多傳感器協(xié)同工作時的干擾問題，保證了傳感器的測量精度。有限狀態(tài)機UART實現(xiàn)數(shù)據(jù)發(fā)送，數(shù)據(jù)發(fā)送穩(wěn)定高效。

[1] 彭東林.時柵位移傳感器與新型機床動態(tài)檢測系統(tǒng).北京:科學出版社,2010:56-58.

[2] 彭東林,劉小康,張興紅，等.時柵位移傳感器原理與發(fā)展歷程.重慶理工大學學報(自然科學版),2010(10):40-45.

[3] 鄭方燕,王寶珠.基于SOPC的時柵位移傳感器信號處理系統(tǒng)設(shè)計.傳感技術(shù)學報,2012(10):1429-1432.

[4] 馮濟琴,謝啟河,彭東林,等.基于FPGA的時柵傳感器信息處理系統(tǒng).儀表技術(shù)與傳感器,2013(6):11-12.

[5] 彭東林，劉成康，譚為民． 時空坐標轉(zhuǎn)換與柵式位移傳感器研究.儀器儀表學報，2000 (4):338-242．

[6] 袁志軍.基于FPGA的高速率多串口擴展的設(shè)計與實現(xiàn)：[學位論文].哈爾濱：哈爾濱工業(yè)大學,2008.

[7] 徐云.基于FPGA的多路高速串口設(shè)計與實現(xiàn)：[學位論文].西安：西安電子科技大學,2010.

作者簡介：王先全(1968 — )，教授，碩士，主要研究領(lǐng)域為智能傳感器和計算機軟件。E-mail：wangxq@cqut.edu.cn

Multiple Time Grating Sensors Data Acquisition System Based on FPGA

WANG Xian-quan1,ZHANG Hong-guang2,LEI Yi-tan2,YU Yao2,ZHU Gui-lin2

(1. Department of Electronic Engineering Chongqing University of Technology, Chongqing 400054, China; 2.EngineeringResearch Center of Mechanical Testing Technology and Equipment，Ministry of Education，Chongqing 400054,China)

To solve the problem of interfere when multiple time grating sensors work cooperatively and reduce the complexity of data acquisition, using time-sharing excitation, time-sharing acquisition and queuing to send data , this paper designed an FPGA-based high-precision time-sharing excitation circuit, acquisition circuit and state machine serial transmission circuit. Using QUARTUS Ⅱ 9.0 development platform, then logical analyzed in the logic analyzer SignalTap Ⅱ, we built two time grating sensors experimental platform. Experimental results show that the use of the method time-sharing excitation and time-sharing making the acquisition accuracy of the sensor from the original ± 3”up to ± 1”, which can effectively solve the multi-sensor mutual interference.

time grating sensor;state machine;FPGA;time-sharing excitation;time-sharing acquisition

趙燕君(1965—)，工程師，主要研究方向：電力系統(tǒng)運行與檢修。E-mail：ql26333@163．com

國家自然科學基金資助項目(51275551)；重慶市自然科學基金資助項目(cstc2012jjA40062)

2014-01-17 收修改稿日期：2014-10-18

TP274

A

1002-1841(2015)01-0108-03