基于FPGA的高速FIR數(shù)字濾波器設(shè)計的改進(jìn)方法*

趙 岸，顏毅華，陳林杰，劉東浩，王 威，陳志軍

(1. 中國科學(xué)院國家天文臺太陽活動重點(diǎn)實(shí)驗(yàn)室，北京 100012; 2. 中國科學(xué)院大學(xué), 北京 100049)

基于FPGA的高速FIR數(shù)字濾波器設(shè)計的改進(jìn)方法*

趙 岸1,2，顏毅華1，陳林杰1，劉東浩1，王 威1，陳志軍1

(1. 中國科學(xué)院國家天文臺太陽活動重點(diǎn)實(shí)驗(yàn)室，北京 100012; 2. 中國科學(xué)院大學(xué), 北京 100049)

在高速有限沖擊響應(yīng)(Finite Impulse Response, FIR)數(shù)字濾波器的設(shè)計中，隨著濾波器階數(shù)的增加，保持?jǐn)?shù)據(jù)流速率和有效使用硬件資源成為設(shè)計的一個重點(diǎn)和難點(diǎn)?；诟咚俨⑿杏邢逈_擊響應(yīng)數(shù)字濾波器的基本原理，提出了一種將位平面法、正則有符號系數(shù)(Canonical-Signed Digit, CSD)編碼算法和抽取算法應(yīng)用于并行有限沖擊響應(yīng)數(shù)字濾波器的改進(jìn)方法。設(shè)計通過Matlab仿真，在Quartus II中編譯、仿真、綜合后下載到現(xiàn)場可編程門陣列(Field Programmable Gate Array, FPGA)中進(jìn)行測試，結(jié)果顯示，這種改進(jìn)方法較好地解決了濾波器階數(shù)和數(shù)據(jù)流速率與硬件資源之間的關(guān)系。

高速并行濾波器；位平面法；正則有符號系數(shù)編碼算法；抽取算法

隨著數(shù)字信號處理在理論及技術(shù)上的不斷發(fā)展，數(shù)字技術(shù)以其在設(shè)計及實(shí)現(xiàn)上的可移植性和高可靠性，正在迅速地取代部分模擬技術(shù)[1]。在射電望遠(yuǎn)鏡的接收設(shè)備中，越來越多的數(shù)字處理方法被應(yīng)用到數(shù)字接收機(jī)中，成為射電望遠(yuǎn)鏡接收機(jī)的重要組成部分[2-3]。其中，有限沖擊響應(yīng)數(shù)字濾波器的設(shè)計是一種基本數(shù)字技術(shù)，至關(guān)重要。對于射電天文觀測信號，在數(shù)字處理部分目前采用GHz量級的模數(shù)轉(zhuǎn)換器(Analog-to-Digital Converter, ADC)，這樣形成的高速率數(shù)據(jù)流在存儲上形成瓶頸，使得數(shù)字濾波器硬件設(shè)計必須考慮數(shù)據(jù)降速或分流。傳統(tǒng)的直接型濾波器運(yùn)算速度過慢，隨之提出的改進(jìn)型的分布式算法(Distributed Arithmetic, DA)結(jié)構(gòu)的濾波器提高了運(yùn)算速度[4]，但是需要過高的芯片面積，消耗大量的邏輯資源，從而很難達(dá)到運(yùn)算速度以及邏輯資源節(jié)約的整體優(yōu)化。而基于簡化加法器圖(Reduced Adder Graph, RAG)算法的有限沖擊響應(yīng)濾波[5]使資源得到優(yōu)化，但是在速度上又慢于改進(jìn)型的分布式算法結(jié)構(gòu)濾波器。并行濾波器在處理速率上比串行濾波器有明顯的優(yōu)勢，但在現(xiàn)場可編程門陣列設(shè)計上，傳統(tǒng)的并行濾波器的濾波器階數(shù)、接收機(jī)帶寬和通道數(shù)等參數(shù)都受到硬件資源(比如乘法器單元、存儲單元數(shù)目)的限制[6]。本文提出了一種改進(jìn)的高速并行有限沖擊響應(yīng)數(shù)字濾波器的設(shè)計方法，使得硬件資源占用率大幅降低，數(shù)據(jù)速率降為MHz量級，較好地解決了濾波器階數(shù)和數(shù)據(jù)流速率與硬件資源之間的關(guān)系，并且通過仿真和實(shí)驗(yàn)證實(shí)了設(shè)計的可行性。

1 高速并行有限沖擊響應(yīng)濾波器

有限沖擊響應(yīng)數(shù)字濾波器具有以下兩個特點(diǎn)：一是具有很好的穩(wěn)定的線性相位特性，從而保證信號在傳輸過程中不會失真；二是具有有限長的單位沖擊響應(yīng)，因而可用快速傅里葉變換算法實(shí)現(xiàn)處理信號，可大大提高運(yùn)算效率[7]。因?yàn)槟壳俺Ｓ玫哪?shù)轉(zhuǎn)換器已達(dá)到GHZ量級，且位數(shù)也達(dá)到16 bit，這就需要提高數(shù)據(jù)傳輸速度，高速有限沖擊響應(yīng)濾波器就是需要在算法上進(jìn)行改進(jìn)以使濾波器能夠處理高速率數(shù)據(jù)。有限沖擊響應(yīng)數(shù)字濾波器的輸出y(n)可以看作是濾波器系數(shù)與輸入信號的卷積和，設(shè)x(n)為輸入信號，h為濾波器的沖擊響應(yīng)，其表達(dá)式如(1)式[8]：

(1)

對于一個長度為N的有限沖擊響應(yīng)濾波器，可以用L個長度為N/L的有限沖擊響應(yīng)濾波器實(shí)現(xiàn)，稱之為并行有限沖擊響應(yīng)濾波器[9-10]。以8路并行濾波器為例，h(n)、x(n)、y(n)對應(yīng)的z變換形式分別為

(2)

(3)

(4)

8路并行濾波器的實(shí)現(xiàn)形式為

(5)

展開為

Y0(z8)+Y1(z8)z-1+Y2(z8)z-2+Y3(z8)z-3+Y4(z8)z-4+Y5(z8)z-5+Y6(z8)z-6+Y7(z8)z-7

=[H0(z8)+H1(z8)z-1+H2(z8)z-2+H3(z8)z-3+H4(z8)z-4+H5(z8)z-5+H6(z8)z-6+H7(z8)z-7] (6)

×[X0(z8)+X1(z8)z-1+X2(z8)z-2+X3(z8)z-3+X4(z8)z-4+X5(z8)z-5+X6(z8)z-6+X7(z8)z-7]，

整理上式，其中：

Y0(z8)=H0(z8)X0(z8)+[H1(z8)X7(z8)+H2(z8)X6(z8)

+H3(z8)X5(z8)+H4(z8)X4(z8)+H5(z8)X3(z8)

+H6(z8)X2(z8)+H7(z8)X1(z8)]z-8.

(7)

其余幾項(xiàng)類推，在此不詳細(xì)列出。圖1直觀地表示上述公式關(guān)系，其中D代表一個單位時間的延時，左側(cè)的X以及X的延時值作為輸入，經(jīng)過中間的矩陣運(yùn)算得到右側(cè)的Y輸出。

圖1 并行濾波輸入輸出關(guān)系矩陣
Fig.1 The matrix relating input and output in the parallel filter

2 改進(jìn)的高速并行有限沖擊響應(yīng)濾波器

2.1 正則有符號系數(shù)編碼

浮點(diǎn)數(shù)x用有符號二進(jìn)制數(shù)表示如(8)式：

(8)

字長M+1的二進(jìn)制數(shù)中最多包含有L個非零位。正則有符號系數(shù)編碼則是具有最少非零元素的編碼方法[11]。這種編碼方法相比二進(jìn)制補(bǔ)碼系統(tǒng)平均減少33%的非零項(xiàng)。

2.2 位平面法

位平面法能夠重新排列濾波器中加法和乘法的順序[12]。圖2是量化位數(shù)為M的N抽頭有限沖擊響應(yīng)濾波器的位平面結(jié)構(gòu)。將所有濾波器系數(shù)轉(zhuǎn)換為正則有符號系數(shù)碼，在第1個位平面，各位正則有符號系數(shù)碼與對應(yīng)輸入信號各位相乘，然后相加。第1位平面的輸出結(jié)果進(jìn)行移位，等待其他位平面的結(jié)果相加。其他位平面的處理方法類似，只是移位位數(shù)不同。

2.3 應(yīng)用正則有符號系數(shù)編碼和位平面法的抽取式高速并行有限沖擊響應(yīng)濾波器

根據(jù)8路并行濾波器的推導(dǎo)公式，輸出的8路信號并串轉(zhuǎn)換結(jié)果等價于串行濾波器的結(jié)果。直接使用并行結(jié)果某一相位的輸出，相當(dāng)于對串行結(jié)果進(jìn)行了8倍的抽取，對于射電天文望遠(yuǎn)鏡中Gpsp量級采樣率的模數(shù)轉(zhuǎn)換器，這樣倍數(shù)的抽取完全符合奈奎斯特準(zhǔn)則，不會造成結(jié)果失真。這樣進(jìn)一步減少了運(yùn)算量，同時還完成了抽取功能，極大地降低了硬件資源的占用。

圖2N抽頭FIR濾波器的位平面結(jié)構(gòu)

Fig.2 Illustration of the bit-plane structure in anN-tap FIR filter

在高速并行有限沖擊響應(yīng)濾波器的設(shè)計中，將系數(shù)使用正則有符號系數(shù)編碼，同時采用位平面法和抽取的方法，在硬件上能減少加法和乘法的次數(shù)，有效提高運(yùn)算速度，減少資源的占用。具體設(shè)計過程如下：

(1)將輸入信號進(jìn)行8倍的抽?。?/p>

(2)將濾波器系數(shù)進(jìn)行8倍的抽?。?/p>

(3)將濾波器系數(shù)量化、轉(zhuǎn)化成為11位正則有符號系數(shù)編碼；

(4)對輸入信號和濾波器系數(shù)依據(jù)(7)式進(jìn)行運(yùn)算，運(yùn)算時，應(yīng)用位平面法，先將輸入信號各點(diǎn)與對應(yīng)濾波器系數(shù)的各平面的值相乘，再進(jìn)行加減運(yùn)算，最后移位(位數(shù)對應(yīng)位平面的序號)；

(5)將移位后的結(jié)果相加即為濾波器輸出的結(jié)果。

3 仿真與測試

為了驗(yàn)證上述設(shè)計，對其進(jìn)行仿真和測試。首先確定濾波器參數(shù)，綜合考慮現(xiàn)場可編程門陣列的硬件資源的限制，為了獲得相對較好的幅頻性能，采用等紋波法設(shè)計127階濾波器，對其系數(shù)進(jìn)行10位量化，幅頻響應(yīng)和相位特性如圖3。 通帶范圍設(shè)計為 [0.02, 0.03] Fnyq (奈奎斯特頻率)，最高旁瓣抑制水平為-60 dB。

其次，對上述127階濾波器系數(shù)應(yīng)用改進(jìn)的并行濾波算法進(jìn)行Matlab仿真，輸入信號為高斯白噪聲，仿真結(jié)果如圖4，從上至下依次為輸入信號、濾波器系數(shù)、串行濾波器輸出結(jié)果、并行濾波器輸出結(jié)果、改進(jìn)的并行濾波器輸出結(jié)果和串并濾波器誤差信號，從圖中可以看出，串并濾波器誤差信號低至10-16數(shù)量級，表明上述算法的可行性。

圖3 帶通濾波器幅頻響應(yīng)和相位特性

Fig.3 The characteristic curve of amplitude vs. frequency (upper panel) and that of phase vs. frequency (lower panel) for the response of the bandpass filter

圖4 串行、并行、改進(jìn)并行濾波器仿真結(jié)果比較
Fig.4 Comparison between simulated responses of the serial filter, the parallel filter, and the improved parallel filter

具體到現(xiàn)場可編程門陣列的實(shí)現(xiàn)，在CycloneII EP2C50F672上進(jìn)行綜合和測試，采用的參數(shù)配置見表1。

表1 濾波器的現(xiàn)場可編程門陣列設(shè)計參數(shù)配置Table 1 The parameter values of the FPGA design of a filter

表2和表3分別給出了并行濾波和改進(jìn)并行濾波的QuartusII軟件綜合結(jié)果。對比可以看出改進(jìn)并行濾波算法能夠明顯減少現(xiàn)場可編程門陣列資源的占用，使其他參數(shù)水平得到有效提高。

表2 并行濾波器現(xiàn)場可編程門陣列資源占用情況Table 2 The resources taken by the parallel filter in the FPGA

表3 改進(jìn)的并行濾波器現(xiàn)場可編程門陣列資源占用情況Table 3 The resources taken by the improved parallel filter in the FPGA

采用QuartusII進(jìn)行仿真，濾波器幅頻響應(yīng)如圖5，最大旁瓣抑制比達(dá)到-50 dB。Matlab和QuartusII仿真結(jié)果基本一致，驗(yàn)證了算法實(shí)現(xiàn)的正確性。

圖5 改進(jìn)的并行濾波器的幅頻響應(yīng)
Fig.5 The characteristic curve of amplitude vs. frequency for the response of the improved parallel filter

將編譯結(jié)果下載到硬件中進(jìn)行測試，輸入信號為50～450 MHz的中頻白噪聲信號，加入了25 MHz的單頻信號，圖6表示輸入信號(上圖)和濾波抽取后信號(下圖)的頻譜。

圖6 基于現(xiàn)場可編程門陣列的改進(jìn)并行濾波算法測試結(jié)果
Fig.6 Test results of the improved parallel filter based on the FPGA

從測試結(jié)果可以看出，輸入的單頻信號經(jīng)過改進(jìn)的并行濾波器得到了與理論相符的輸出，信號的功率輸出理論值輸入輸出差10 dB，實(shí)測輸入輸出差9.88 dB，相對誤差1.2%，這證明了改進(jìn)的并行濾波器的正確性，且達(dá)到了1 Gpsp的處理速度。

4 結(jié) 論

本文通過對有限沖擊響應(yīng)并行濾波算法進(jìn)行分析，提出了一種改進(jìn)的高速并行濾波算法，通過將位平面法、正則有符號系數(shù)編碼算法和抽取算法應(yīng)用于并行有限沖擊響應(yīng)數(shù)字濾波器，提高了濾波器處理數(shù)據(jù)的速度，較好地解決了濾波器階數(shù)增加與數(shù)據(jù)流速率和硬件資源之間的關(guān)系，并且利用Altera公司的Cyclone器件實(shí)現(xiàn)了一個127階改進(jìn)的高速并行有限沖擊響應(yīng)濾波器，通過仿真和測試驗(yàn)證了設(shè)計的可行性。在實(shí)際中，應(yīng)根據(jù)濾波器性能要求，在現(xiàn)場可編程門陣列資源的占用與數(shù)據(jù)流速率之間找到一個平衡點(diǎn)?？傊倪M(jìn)型高速并行濾波器設(shè)計為射電望遠(yuǎn)鏡中數(shù)字濾波器的設(shè)計提供了一種新的思路。

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CN 53-1189/P ISSN 1672-7673

A Design of an Improved High-Speed FIR Digital Filter Based on the FPGA

Zhao An1,2, Yan Yihua1, Chen Linjie1, Liu Donghao1, Wang Wei1, Chen Zhijun1

(1. Key Laboratory of Solar Activity, National Astronomical Observatories, Chinese Academy of Sciences, Beijing 100012, China;2. University of Chinese Academy of Sciences, Beijing 100049, China, Email: azhao@bao.ac.cn)

With steady theoretical and technological development of digital signal processing, digital devices are rapidly replacing some analog devices due to their portability and highly reliable designs/implementations. In radio astronomy digital-processing techniques have been increasingly applied in receivers, and have become important parts of receivers. The design of an FIR digital filter is critical in implementing digital techniques. In digital-processing modules for signals in radio-astronomy observation Analog-to-Digital Converters of operating frequencies at a few GHz are usually used. At so high frequencies high-rate data flows can form bottlenecks in data-storage processes. To avoid bottlenecks the hardware design of a digital filter needs to limit the data speed or to create diversions of data flows. The operating speed of a conventional filter is too slow though. Distributed Arithmetic (DA) algorithms have been proposed to improve speeds of conventional filters, but it is very difficult to achieve the optimal balance between the operating speed and the required resource of logic units in a conventional filter. As a result a conventional filter generally takes a large fraction of the chip area and uses a large amount of logic units. An FIR filter based on the Reduced Adder Graph algorithm can reduce the needed resources of logic units, but is slower than an improved DA filter. The issue of achieving a balance between data-rate performance and hardware-resource requirement becomes increasingly important and yet also increasingly difficult in designing high-speed FIR digital filters, as filters tend to have more taps. In this paper we present a new design of a parallel FIR digital filter by using the basic theory of high-speed parallel FIR digital filters, the bit-plane construction method, the CSD coding technique, and a signal-extraction algorithm. After having been simulated in the Matlab, the design was complied, simulated, and synthesized in the Quartus II; it was finally loaded into an FPGA device for test measurements. Our simulation and test results demonstrate the capability of our design in solving issues of achieving balances between the filter order, data-flow rate, and requirement of hardware resources. In practice, such balances can be realized using settings tailored to specific requirements on filter performance. In conclusion, our design of an improved high-speed FIR digital filter provides a new idea for designing digital filters to be used in radio telescopes.

High-speed parallel filter; Bit-plane method; CSD coding; Signal-extraction algorithm

國家自然科學(xué)基金 (11003028)；國家重大裝備研制項(xiàng)目 (ZDYZ2009-3) 資助.

2014-02-18；修定日期：2014-03-21

趙 岸，女，博士. 研究方向：天文技術(shù)與方法. Email: azhao@bao.ac.cn

P111.44

A

1672-7673(2015)01-0109-08