基于PowerPC+FPGA構(gòu)架的綜合信息處理系統(tǒng)設(shè)計(jì)

劉 青

(中國(guó)電子科技集團(tuán)公司第20研究所，西安 710068)

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基于PowerPC+FPGA構(gòu)架的綜合信息處理系統(tǒng)設(shè)計(jì)

劉 青

(中國(guó)電子科技集團(tuán)公司第20研究所，西安 710068)

提出了一種基于PowerPC+現(xiàn)場(chǎng)可編程門陣列(FPGA)構(gòu)架的綜合信息處理系統(tǒng)設(shè)計(jì)方案，以PowerPc和FPGA為核心處理模塊，詳細(xì)闡述了系統(tǒng)的硬件設(shè)計(jì)思想及實(shí)現(xiàn)。

PowerPC；高速傳輸；動(dòng)態(tài)加載；Vxworks

0 引 言

近幾十年來，隨著軟件無線電概念[1]的不斷發(fā)展，軍用航空電子系統(tǒng)已經(jīng)改變了傳統(tǒng)的、將不斷出現(xiàn)的功能設(shè)備逐漸堆積式的向前發(fā)展模式，而是沿著網(wǎng)絡(luò)化、綜合化、模塊化、通用化和智能化的方向發(fā)展。通過可重構(gòu)現(xiàn)場(chǎng)應(yīng)用軟件，能夠?qū)崿F(xiàn)動(dòng)態(tài)修改通信數(shù)據(jù)鏈系統(tǒng)功能。采用通用硬件以及不同的軟件配置的組合，實(shí)現(xiàn)從單一通信數(shù)據(jù)鏈系統(tǒng)到綜合化通信數(shù)據(jù)鏈系統(tǒng)的發(fā)展。

軟件無線電的核心內(nèi)容之一是綜合化的信息處理功能，它包括高速實(shí)時(shí)信號(hào)處理功能、高速數(shù)據(jù)傳輸功能、多任務(wù)數(shù)據(jù)處理能力和軟件動(dòng)態(tài)重構(gòu)功能。隨著科學(xué)技術(shù)的高速發(fā)展，采用并行處理構(gòu)架的FPGA逐步取代數(shù)字信號(hào)處理器(DSP)應(yīng)用于實(shí)時(shí)的信號(hào)處理算法。而隨著嵌入式的發(fā)展，在網(wǎng)絡(luò)層和通信協(xié)議層具有更大靈活度和完整度的POWERPC，伴隨著豐富的通信接口也被更廣泛地應(yīng)用于軍用航空電子系統(tǒng)中，用于多任務(wù)數(shù)據(jù)處理和高速鏈路信息傳輸。

本文設(shè)計(jì)了一種基于PowerPC+FPGA構(gòu)架的綜合信息處理系統(tǒng)，用于完成多種通信數(shù)據(jù)鏈的綜合應(yīng)用和動(dòng)態(tài)處理。

1 系統(tǒng)結(jié)構(gòu)

本處理系統(tǒng)采用PowerPC+FPGA構(gòu)架作為系統(tǒng)的核心處理模塊。PowerPC通過Local Bus與FPGA相連，并通過RapidIO交換芯片和以太網(wǎng)交換芯片與外部高速通信接口相連，完成系統(tǒng)的高速信息傳輸和多任務(wù)數(shù)據(jù)處理。FPGA作為邏輯構(gòu)建單元主要完成接口時(shí)序控制和高速實(shí)時(shí)信號(hào)處理算法等功能。復(fù)雜可編程邏輯器件(CPLD)主要完成模塊的電源管理、復(fù)位管理、時(shí)鐘綜合器管理等功能。系統(tǒng)具有豐富的高速外部接口，包括有高速低電壓差分信號(hào)(LVDS)接口，高速G比特收發(fā)器(GTX)接口，10 M、100 M、1 000 M自適應(yīng)以太網(wǎng)接口，RapidIO接口等。系統(tǒng)的構(gòu)成框圖如圖1所示。

圖1 系統(tǒng)構(gòu)成框圖

2 硬件設(shè)計(jì)

2.1 PowerPC部分

PowerPC采用飛思卡爾公司的P2040四核處理器，型號(hào)為P2040NXN7MMC，每個(gè)處理器包括4個(gè)e500mc內(nèi)核，內(nèi)核最高主頻可達(dá)1.2 GHz(考慮到功耗問題，實(shí)際使用為1 GHz)，操作系統(tǒng)使用VxWorks 6.9，可以實(shí)現(xiàn)通過網(wǎng)口在線下載并燒寫操作系統(tǒng)和應(yīng)用程序，并通過以太網(wǎng)固化和更新PowerPC和FPGA程序。PowerPC的功能框圖如圖2所示。

圖2 P2040處理器功能框圖幾何尺寸(單位：mm)

P2040集成了一個(gè)DDR3/3L 同步動(dòng)態(tài)隨機(jī)存儲(chǔ)器(SDRAM)接口，位寬支持64 bit/72 bit，數(shù)據(jù)率最高支持1 200 MT/s；擁有5個(gè)以太網(wǎng)控制器，支持10 M/100 M/1 000 M；2個(gè)串行RapidIO接口(SRIO)控制器，支持×1，×2，×4模式，速率支持2.5 Gbps/3.125 Gbps/5.0 Gbps/；1個(gè)eLocal bus接口，位寬16位，時(shí)鐘頻率最高66 MHz。

2.2 PowerPC內(nèi)存擴(kuò)展

P2040內(nèi)部集成了DDR3 SDRAM，可以直接進(jìn)行內(nèi)存陣列連接和控制，容量支持最大為8 GB。

本處理系統(tǒng)設(shè)計(jì)中P2040外掛2 GB字節(jié)DDR3 SDRAM用于數(shù)據(jù)存儲(chǔ)功能，選用4片MT41J256M16HA-125 IT(DDR3-1600)和1片MT41J512M8HA-125IT的DDR3存儲(chǔ)器顆粒拼接成72位寬，含8 bit 錯(cuò)誤檢查和糾正校驗(yàn)。

2.3 NOR FLASH

NOR FLASH用來存儲(chǔ)PowerPC自啟動(dòng)時(shí)的引導(dǎo)程序。PowerPC通過Localbus實(shí)現(xiàn)外掛NOR flash。由于Localbus的數(shù)據(jù)地址線復(fù)用，需要外部鎖存器電路將數(shù)據(jù)線與地址線分離。本處理系統(tǒng)通過CPLD實(shí)現(xiàn)數(shù)據(jù)線與地址線分離，PowerPC間接連接到NOR FLASH，可以實(shí)現(xiàn)PowerPC對(duì)NOR flash 的讀寫操作，完成PPC最小程序引導(dǎo)加載。

本處理系統(tǒng)NOR FLASH芯片選用SPANSION公司的S29GL01GP，容量128 MByte，數(shù)據(jù)位寬32 bit。

2.4 eMMC存儲(chǔ)器

PowerPC一般外接NAND FLASH，用于存儲(chǔ)用戶程序、數(shù)據(jù)和日志，F(xiàn)PGA程序等。但NAND FLASH的糾錯(cuò)要求與P2040自帶的NAND FLASH控制器不匹配，后期使用會(huì)造成數(shù)據(jù)可靠性降低。因此，本處理系統(tǒng)采用嵌入式多媒體卡(eMMC)存儲(chǔ)器作為存儲(chǔ)數(shù)據(jù)的介質(zhì)。P2040自帶eSDHC控制器接口，該接口支持MMC協(xié)議。選用MICRON公司的型號(hào)為MTFC8GLVEA-4M IT的eMMC存儲(chǔ)器芯片，該芯片的特點(diǎn)是在1個(gè)封裝內(nèi)集成了NAND FLASH存儲(chǔ)顆粒和1個(gè)多媒體卡(MMC)控制器，通過標(biāo)準(zhǔn)的eMMC接口與外部通信。

2.5 以太網(wǎng)交換部分

本處理系統(tǒng)采用BROADCOM公司的BCM5396IFBG千兆以太網(wǎng)交換芯片，用于以太網(wǎng)數(shù)據(jù)交換。BCM5396支持全雙工10 M/100 M/1 000 M自適應(yīng)以太網(wǎng)協(xié)議，遵循IEEE802.3，802.3u，802.3ab和802.3x標(biāo)準(zhǔn)，有16個(gè)1.25G-SerDes/SGMII接口可以連接到外部的PHYs上。本處理系統(tǒng)根據(jù)需求共使用5路10 M/100 M/1 000 M自適應(yīng)信號(hào)對(duì)外輸出，其中一路與PowerPC相連，另一路通過網(wǎng)線與顯控設(shè)備相連，其余3路用于背板的高速數(shù)據(jù)傳輸。

BCM5396的配置接口SPI接到CPLD[2]芯片上，PowerPC可通過CPLD訪問此SPI接口，完成配置交換芯片的功能。以太網(wǎng)交換部分功能如圖3所示。

圖3 以太網(wǎng)交換功能框圖

2.6 RapidIO交換部分設(shè)計(jì)

本處理系統(tǒng)采用RapidIO交換芯片實(shí)現(xiàn)多路RapidIO數(shù)據(jù)的交換傳輸，RapidIO交換芯片型號(hào)為IDT公司的CPS-1616，該芯片基于RapidIO 2.1規(guī)范，共有16路串行通道，其中4個(gè)端口為1組，每組可以單獨(dú)配置傳輸速率，可靈活配置為4×4，8×2，16×1的端口工作方式，其中每組端口可單獨(dú)配置為1×4，2×2，4×1的工作方式，可以根據(jù)外部接口需求進(jìn)行靈活配置。

本處理系統(tǒng)根據(jù)需求通過CPLD將RapidIO交換芯片配置成3路×1模式和2路×2模式，分別與背板、外部設(shè)備和PowerPC相連。RapidIO交換部分原理如圖4所示。

圖4 RapidIO交換部分原理框圖

2.7 FPGA設(shè)計(jì)

本處理系統(tǒng)的FPGA選用XILINX公司Kintex7系列FPGA芯片XC7K325T-2FFG900I，主要用于高速數(shù)據(jù)的收發(fā)時(shí)序控制，不同通信數(shù)據(jù)鏈系統(tǒng)的信號(hào)處理算法實(shí)現(xiàn)以及與PowerPC的數(shù)據(jù)傳遞。該型號(hào)FPGA擁有326 080個(gè)邏輯單元，840個(gè)DSP模塊，塊RAM容量為16 020 kb，10個(gè)時(shí)鐘單元，16個(gè)GTX收發(fā)模塊，以及1個(gè)支持八通道PCIe2.0協(xié)議的硬件PCIe模塊。

FPGA采用16位Slave SelectMap方式加載，配置接口引出至CPLD[2]。系統(tǒng)顯控設(shè)備可實(shí)時(shí)根據(jù)實(shí)際需求,通過高速以太網(wǎng)口將不同通信數(shù)據(jù)鏈系統(tǒng)信號(hào)處理算法的FPGA程序傳輸?shù)絜MMC存儲(chǔ)器中,然后PowerPC讀出eMMC存儲(chǔ)器中的FPGA程序，并通過Local bus訪問CPLD中構(gòu)建的FPGA配置接口邏輯，間接地將FPGA程序?qū)懭隖PGA芯片中，完成信號(hào)處理算法的動(dòng)態(tài)加載。FPGA的動(dòng)態(tài)加載過程如圖5所示。

圖5 FPGA程序動(dòng)態(tài)加載示意圖

2.8 CPLD設(shè)計(jì)

本處理系統(tǒng)選用ALTERA公司MAXII系列的型號(hào)為EPM2210F324I5N的CPLD，用于實(shí)現(xiàn)系統(tǒng)的電源管理、復(fù)位管理、時(shí)鐘管理、FPGA程序動(dòng)態(tài)加載控制和NOR FLASH存儲(chǔ)器控制等功能。

CPLD負(fù)責(zé)完成電源芯片的管理和各個(gè)模塊的上電控制，系統(tǒng)上電時(shí)，CPLD首先完成頻率綜合器的配置，確認(rèn)時(shí)鐘有效后，對(duì)交換芯片進(jìn)行配置，發(fā)送整板復(fù)位信號(hào)給PowerPC和交換芯片。PowerPC復(fù)位后進(jìn)入正常的BOOT流程，從NOR FLASH中搬移引導(dǎo)程序并運(yùn)行，再?gòu)膃MMC存儲(chǔ)器中搬移用戶程序并運(yùn)行。PowerPC加載完成后，從eMMC存儲(chǔ)器中讀取FPGA程序，并通過CPLD連接的FPGA配置端口，將配置程序?qū)懭隖PGA芯片中，F(xiàn)PGA邏輯運(yùn)行后，整個(gè)系統(tǒng)進(jìn)入正常工作模式。

3 軟件設(shè)計(jì)

本處理系統(tǒng)設(shè)計(jì)的操作系統(tǒng)采用WindRiver公司的VxWorks6.9版本。軟件設(shè)計(jì)的主要工作是VxWorks操作系統(tǒng)BSP的設(shè)計(jì)實(shí)現(xiàn)[3]。板級(jí)支持包(BSP)是介于底層硬件和上層軟件之間的底層軟件開發(fā)包,其作用類似于磁盤操作系統(tǒng)(DOS)的基本輸入輸出系統(tǒng)(BIOS)。它的主要功能為屏蔽硬件,提供操作系統(tǒng)的驅(qū)動(dòng)及硬件驅(qū)動(dòng)。具體功能包括:單板硬件初始化,主要是CPU 的初始化,為整個(gè)軟件系統(tǒng)提供底層硬件支持，為操作系統(tǒng)提供設(shè)備驅(qū)動(dòng)程序和系統(tǒng)中斷服務(wù)程序；定制操作系統(tǒng)的功能,為軟件系統(tǒng)提供一個(gè)實(shí)時(shí)多任務(wù)的運(yùn)行環(huán)境。初始化操作系統(tǒng)為操作系統(tǒng)的正常運(yùn)行做好準(zhǔn)備。WindRiver公司在集成開發(fā)環(huán)境WorkBench中提供了許多典型設(shè)計(jì)的BSP軟件包，設(shè)計(jì)人員只需要在這些BSP上進(jìn)行針對(duì)修改即可。根據(jù)本處理系統(tǒng)設(shè)計(jì)需求，驅(qū)動(dòng)程序設(shè)計(jì)包括NOR Flash驅(qū)動(dòng)、eMMC存儲(chǔ)器驅(qū)動(dòng)、以太網(wǎng)接口驅(qū)動(dòng)和RapidIO接口驅(qū)動(dòng)等，因不是本文討論重點(diǎn)，不再一一贅述。

4 結(jié)束語

本文設(shè)計(jì)了一種基于PowerPC+FPGA構(gòu)架的綜合信息處理系統(tǒng)，通過可重構(gòu)現(xiàn)場(chǎng)應(yīng)用軟件，實(shí)現(xiàn)動(dòng)態(tài)修改通信數(shù)據(jù)鏈系統(tǒng)功能，使原來的單通道通信數(shù)據(jù)鏈系統(tǒng)變?yōu)檫m應(yīng)不同信道要求的綜合通信數(shù)據(jù)鏈系統(tǒng)。

[1] 楊小牛,樓才義,徐建良.軟件無線電原理與應(yīng)用[M].北京:電子工業(yè)出版社，2001.

[2] 陳雪峰,尹劍峰,賈敬樂.基于PowerPC的FPGA遠(yuǎn)程配置設(shè)計(jì)實(shí)現(xiàn)[M].計(jì)算機(jī)與數(shù)字工程,2013,41(3):437-439.

[3] 孔祥營(yíng),柏桂枝.嵌入式實(shí)時(shí)操作系統(tǒng)VxWorks及其開發(fā)環(huán)境Tornado[M].北京:中國(guó)電力出版社,2002.

Design of Integrated Information Processing System Based on PowerPC and FPGA Framework

LIU Qing

(The 20th Research Institute of CETC，Xi'an 710068，China)

This paper presents a design project of integrated information processing system based on PowerPC and field-programmable gate array (FPGA) framework,which takes the PowerPC and FPGA as central processing modules,expatiates the hardware design idea and realization of the system in detail.

PowerPC;high-speed transmitting;dynamic loading;Vxworks

2015-03-16

TN919

A

CN32-1413(2015)02-0117-04

10.16426/j.cnki.jcdzdk.2015.02.030