基于BWDSP100處理器的無源雷達(dá)信號處理系統(tǒng)

許德剛

(1.中國電子科技集團(tuán)公司第38研究所，合肥 230031;2.安徽省空間和數(shù)字陣列重點(diǎn)實(shí)驗(yàn)室，合肥 230031)

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基于BWDSP100處理器的無源雷達(dá)信號處理系統(tǒng)

許德剛1,2

(1.中國電子科技集團(tuán)公司第38研究所，合肥 230031;2.安徽省空間和數(shù)字陣列重點(diǎn)實(shí)驗(yàn)室，合肥 230031)

針對國產(chǎn)BWDSP100處理器的性能和特點(diǎn)，提出了由4片BWDSP100處理器芯片構(gòu)成的任務(wù)式并行信號處理系統(tǒng)，滿足無源雷達(dá)大運(yùn)算量的信號處理算法要求。該系統(tǒng)并行實(shí)現(xiàn)波束形成、自適應(yīng)干擾抑制、長時(shí)相干積累和目標(biāo)檢測處理等。分析了雷達(dá)的主要信號處理模塊在系統(tǒng)中的實(shí)現(xiàn)算法，估計(jì)了其運(yùn)算量。實(shí)際工程應(yīng)用表明該多片數(shù)字信號處理并行系統(tǒng)應(yīng)用于無源雷達(dá)系統(tǒng)中，滿足了雷達(dá)信號處理開放性、可擴(kuò)展性的要求，提升了無源雷達(dá)系統(tǒng)的性能。

無源雷達(dá)；BWDSP100處理器；自適應(yīng)干擾抑制；長時(shí)相干積累；目標(biāo)檢測

0 引 言

基于非合作照射源的無源雷達(dá)系統(tǒng)是利用民用廣播、電視信號作為照射源進(jìn)行目標(biāo)探測[1]，因其反隱身、反偵察、生存能力強(qiáng)等特點(diǎn)，國內(nèi)外進(jìn)行了大量研究。在實(shí)際應(yīng)用中，照射源功率較低，依靠長時(shí)間的積累處理來提高目標(biāo)的檢測概率，因此信號處理的運(yùn)算量很大。提出了以4片國產(chǎn)“魂芯一號”(BWDSP100)[2]構(gòu)成的多處理器并行處理系統(tǒng)，介紹了由4片BWDSP100實(shí)現(xiàn)無源雷達(dá)信號處理功能的一種系統(tǒng)方法，以解決無源雷達(dá)系統(tǒng)長時(shí)積累的大運(yùn)算量處理。

1 基于無源雷達(dá)的并行處理設(shè)計(jì)

1.1 無源雷達(dá)的信號處理系統(tǒng)

無源雷達(dá)主要利用電臺信號的直達(dá)波與目標(biāo)反射的回波信號進(jìn)行多普勒相關(guān)處理來進(jìn)行目標(biāo)的檢測和定位。照射源多為調(diào)頻廣播、電視信號等商用輻射源，采用非相參的連續(xù)波體制。

為了實(shí)現(xiàn)目標(biāo)檢測，采用長時(shí)相干處理技術(shù)；由于系統(tǒng)與電臺間不能有遮擋，造成天線接收目標(biāo)回波的同時(shí)，必然會(huì)接收到直達(dá)波信號、經(jīng)高山和建筑物等反射的多徑信號，因此必須進(jìn)行空時(shí)自適應(yīng)干擾抑制處理[3]，其處理的基本框圖如圖1所示。

圖1 無源雷達(dá)信號處理框圖

由于系統(tǒng)采用的長時(shí)相干處理和空時(shí)自適應(yīng)干擾抑制處理所需要的運(yùn)算量比較大，若采用基于ADSPTS101或ADSPTS201處理器[4-5]來設(shè)計(jì)，則所需的硬件設(shè)備較多,系統(tǒng)比較復(fù)雜,實(shí)現(xiàn)起來比較困難。所以采用國產(chǎn)的“魂芯一號”處理器，該處理器的乘法器為16個(gè)，可并行處理，整個(gè)芯片的處理能力相當(dāng)于國外ADITS201芯片處理能力的6～8倍，較好地滿足了系統(tǒng)大運(yùn)算量的要求。

1.2 多片并行處理系統(tǒng)的設(shè)計(jì)

根據(jù)無源雷達(dá)信號處理系統(tǒng)的功能，本系統(tǒng)的設(shè)計(jì)采用4片BWDSP100的數(shù)字信號處理器(DSP)芯片，如圖2所示。DSP之間采取鏈路口網(wǎng)格方式連接，任意2片DSP都可以通過LINK鏈路口實(shí)現(xiàn)數(shù)據(jù)通信。信號處理板中各DSP主要通過LINK鏈路口點(diǎn)對點(diǎn)連接實(shí)現(xiàn)數(shù)據(jù)通信，同時(shí)每個(gè)DSP通過鏈路口與現(xiàn)場可編程門陣列(FPGA)進(jìn)行數(shù)據(jù)通信，從而實(shí)現(xiàn)BWDSP100對外數(shù)據(jù)交換。每個(gè)BWDSP100有4個(gè)8 bit鏈路口，鏈路口時(shí)鐘速率可以選定為內(nèi)部時(shí)鐘速率的1/8、1/6、1/4、1/2,LINK鏈路口數(shù)據(jù)通過直接存儲(chǔ)器存取(DMA)方式向片內(nèi)或片外存儲(chǔ)器傳送，每個(gè)鏈路口都有自己的緩沖寄存器。

圖2 BWDSP100處理系統(tǒng)架構(gòu)

系統(tǒng)采用的BWDSP100芯片是32位靜態(tài)超標(biāo)量處理器[6]，它采用16發(fā)射、單指令流、多數(shù)據(jù)流架構(gòu)(SIMD)，指令總線寬度512位，內(nèi)部數(shù)據(jù)總線采用非對稱全雙工總線，讀總線512位，寫總線256位，共有11級流水。處理器的工作主頻為500 MHz，內(nèi)部包含4個(gè)基本執(zhí)行宏(簡稱宏)，每個(gè)執(zhí)行宏由8個(gè)算術(shù)邏輯單元(ALU)、4個(gè)乘法器(MUL)、2個(gè)移位器(SHI)、1個(gè)超算器(SPU)以及1個(gè)通用寄存器組成。運(yùn)算部件支持16位/32位定點(diǎn)、32位浮點(diǎn)，16位/32位定點(diǎn)復(fù)數(shù)、32位浮點(diǎn)復(fù)數(shù)等數(shù)據(jù)格式，是一款性能優(yōu)越的國產(chǎn)高性能數(shù)字信號處理器。而同款類型ADI公司的TS201只有2個(gè)基本執(zhí)行宏，每個(gè)執(zhí)行宏只有2個(gè)乘法器，所以該國產(chǎn)芯片的處理能力得到了大大提高。

根據(jù)系統(tǒng)架構(gòu)的特點(diǎn)，4片BWDSP100的DSP芯片完成自適應(yīng)干擾抑制處理和目標(biāo)檢測，其中DSP1經(jīng)外部鏈路口輸入各通道的I、Q數(shù)據(jù)，在DSP1中完成通道數(shù)據(jù)的校正處理和波束形成處理，并將處理后的數(shù)據(jù)通過片間鏈路口發(fā)送給DSP2。DSP2對回波信號進(jìn)行自適應(yīng)抗干擾處理，完成干擾信號的抑制作用，然后DSP2將所有處理完的數(shù)據(jù)通過片間鏈路口送至DSP3。

輸入的數(shù)據(jù)在DSP3中進(jìn)行長時(shí)二維相干積累處理，因?yàn)樾璐髷?shù)據(jù)量的交換，片內(nèi)存儲(chǔ)器不能滿足要求，所以DSP3以外部DMA方式將數(shù)據(jù)輸入到DDR2存儲(chǔ)器中進(jìn)行交換。

同時(shí)，在DSP4中完成目標(biāo)的檢測和處理功能，最后DSP4將目標(biāo)信息以中斷方式通過計(jì)算機(jī)程序配置項(xiàng)目(CPCI)總線輸入到主機(jī)中顯示。整個(gè)系統(tǒng)的時(shí)序控制采用FPGA來協(xié)調(diào)系統(tǒng)的運(yùn)行，同時(shí)，通過片間寫標(biāo)志字的方式來避免資源沖突以保證系統(tǒng)的正常運(yùn)行。

2 系統(tǒng)主要功能的實(shí)現(xiàn)

2.1 自適應(yīng)抗干擾處理

在無源探測中對雜波進(jìn)行自適應(yīng)抗干擾處理，其自適應(yīng)處理的方法有很多種，例如最小均方(LMS)誤差算法[7]、遞推最小二乘(RLS)算法[8]和盲自適應(yīng)算法等。其中RLS濾波器收斂速度快，收斂精度高，但運(yùn)算量大；而LMS算法運(yùn)算量雖然小，但收斂速度慢，對消效果相對于RLS來說較差，所以系統(tǒng)中選擇RLS來進(jìn)行自適應(yīng)干擾對消處理。由于此算法為迭代型，故應(yīng)在已得迭代式組外，在計(jì)算的初始部分設(shè)置合理的初始值組，根據(jù)經(jīng)驗(yàn)設(shè)定一般可得到較快的收斂效果。

根據(jù)算法設(shè)計(jì)的要求，得到RLS處理方法的算法流程如下：

步驟 1，初始化：

設(shè)W(n)為濾波權(quán)系數(shù)，其初始化值W0=0，P(n)為計(jì)算[XXT]-1的遞歸項(xiàng)，其初始化值P0=δ2I，(其中δ為很小的正常數(shù)，I為單位矩陣)。

步驟2，權(quán)值更新：

G(n)=[λ+XT(n)P(n-1)X(n)]-1P(n-1)X(n)

(1)

P(n)=λ-1[P(n-1)-G(n)XT(n)P(n-1)]

(2)

E(n)=d(n)-XT(n)W(n-1)

(3)

W(n)=W(n-1)+μG(n)E(n)

(4)

式中：d(n)為雷達(dá)回波信號；X(n)為參考信號；E(n)為誤差信號；G(n)為濾波更新矢量;λ為遺忘因子，主要用于增加新數(shù)據(jù)的權(quán)重，以增強(qiáng)對非平穩(wěn)信號的適應(yīng)性，λ是自適應(yīng)濾波器具有對輸入過程特性變化的快速反應(yīng)能力，而當(dāng)λ>1或λ<1時(shí)，算法不收斂,當(dāng)λ在1附近時(shí)算法收斂，且穩(wěn)態(tài)誤差比小。

從運(yùn)算量上對RLS算法進(jìn)行分析，若濾波器的階數(shù)為N，每次迭代運(yùn)算需要的運(yùn)算量大約為 3N×N+2N次復(fù)乘。在該系統(tǒng)中信號的帶寬約為0.15 MHz，而BW100的DSP芯片主時(shí)鐘達(dá)到了500 MHz，芯片內(nèi)的乘法器為16個(gè)，所以該芯片在此信號帶寬下可提供53 300次乘法運(yùn)算。由于系統(tǒng)中濾波器的階數(shù)N=32即可滿足對消要求，對應(yīng)需要的運(yùn)算量約為13 000次乘法運(yùn)算，因此1片BWDSP100的DSP芯片完全滿足波束的自適應(yīng)干擾抑制處理要求。

2.2 長時(shí)相干積累處理

相干積累處理也就是對于接收機(jī)正常通道接收的回波信號x(n)和參考通道接收到的信號ref(n)分別在距離上和頻率上滑動(dòng)相干積累，對于采樣后的離散信號也就是：

(5)

式中：y(n)=ref(n)*；m為滑動(dòng)單元數(shù)，代表距離單元；f為多普勒頻率；N為相干積累的長度。

由于無源雷達(dá)利用的照射源功率較低，對于遠(yuǎn)距離目標(biāo)及小目標(biāo)所反射的回波信號較弱，必須利用目標(biāo)回波信號和參考信號長時(shí)積累處理，獲得目標(biāo)信號的增益。但是長時(shí)積累處理增加了數(shù)據(jù)積累的長度，而且在距離和速度上都要進(jìn)行相干積累運(yùn)算，運(yùn)算量很大，實(shí)時(shí)處理較難實(shí)現(xiàn)。為此利用BW100DSP芯片在頻域上實(shí)現(xiàn)信號的長時(shí)積累處理，降低運(yùn)算量。

據(jù)算法實(shí)現(xiàn)的要求，要對回波信號和參考信號做2 048點(diǎn)復(fù)數(shù)快速傅里葉變換(FFT)運(yùn)算。復(fù)數(shù)FFT完成后必須和預(yù)先存儲(chǔ)好的加權(quán)系數(shù)相乘，需要做2 048個(gè)復(fù)數(shù)乘法，相乘結(jié)果還需做2 048點(diǎn)復(fù)數(shù)逆快速傅里葉變換(IFFT)，以獲得相干結(jié)果。在BWDSP100芯片中完成2 048點(diǎn)復(fù)數(shù)FFT運(yùn)算大概需要3 000個(gè)時(shí)鐘周期即10μs(其中BW100芯片的主頻按300MHz計(jì)算)，同時(shí)完成2 048個(gè)復(fù)數(shù)乘法僅約需7μs，所以完成2 048點(diǎn)數(shù)據(jù)的相關(guān)積累需要37μs左右，在1片DSP中即可完成。

2.3 目標(biāo)檢測

雷達(dá)信號處理的首要任務(wù)是干擾抑制和信號檢測，因此需要利用干擾和信號的不同特征，正確處理信號處理與雷達(dá)環(huán)境的關(guān)系問題。在復(fù)雜的雜波環(huán)境中要檢測出運(yùn)動(dòng)目標(biāo)回波信息，采用基于恒虛警率(CFAR)處理的自適應(yīng)門限技術(shù)，保證雷達(dá)的檢測概率，同時(shí)防止雷達(dá)的虛警概率發(fā)生太大變化，可使雷達(dá)終端不致因干擾太強(qiáng)而過載，以保證顯示畫面干凈，實(shí)現(xiàn)目標(biāo)的自動(dòng)跟蹤和檢測。本系統(tǒng)采用基于瑞麗分布的CFAR處理方式，恒虛警檢測首先需要確定待測樣本的背景窗，窗的大小與雷達(dá)的參數(shù)相適應(yīng)，如圖3所示。

圖3 目標(biāo)檢測的處理框圖

該系統(tǒng)采用分頻道CFAR處理方式，選取左右較大值作為目標(biāo)背景，考慮系統(tǒng)信號帶寬較低，而雜波變化不是很大，取N=16,即左右16單元選大準(zhǔn)則。根據(jù)信號帶寬的要求，目標(biāo)檢測的保護(hù)單元為左右各2個(gè)距離單元，剔除目標(biāo)幅度值對門限的影響。系統(tǒng)采用左右16單元對數(shù)平均選大的算法，充分利用BWDSP100的多個(gè)基本執(zhí)行宏和乘法器并行處理的特點(diǎn)，實(shí)現(xiàn)800個(gè)距離單元、128個(gè)通道的恒虛警檢測大概需要160 μs，在1片中完成該系統(tǒng)的目標(biāo)檢測處理。

3 系統(tǒng)軟件的設(shè)計(jì)流程

系統(tǒng)的主要功能都在DSP中完成，相應(yīng)的處理算法在不同的DSP中實(shí)現(xiàn)。其中FPGA輸入到DSP中的數(shù)據(jù)通過外部LINK口進(jìn)行傳輸，輸入輸出數(shù)據(jù)的處理流程嵌套在DSP的信號處理流程中，4片DSP主要完成信號的處理功能，運(yùn)算結(jié)果通過CPCI總線進(jìn)行傳輸。系統(tǒng)按功能簡化設(shè)計(jì)流程[9]，其大致的系統(tǒng)設(shè)計(jì)流程如圖4所示。

圖4 系統(tǒng)的設(shè)計(jì)流程

系統(tǒng)設(shè)定DSP1為主處理器，由它完成系統(tǒng)的初始化、配置及通信等，同時(shí)進(jìn)行運(yùn)算處理工作，F(xiàn)PGA完成系統(tǒng)的一些控制功能。首先系統(tǒng)接收到數(shù)據(jù)時(shí)，F(xiàn)PGA將相應(yīng)的數(shù)據(jù)進(jìn)行存儲(chǔ)，并通過中斷通知DSP1,隨后DSP1根據(jù)中斷信號發(fā)送請求給FPGA，啟動(dòng)DSP1與FPGA之間的LINK口傳輸。DSP1完成波束形成和校正處理后，通過DSP1和DSP2之間的標(biāo)志信號進(jìn)行握手，啟動(dòng)DSP1和DSP2之間的片間LINK口進(jìn)行數(shù)據(jù)交換。在DSP2中完成自適應(yīng)抗干擾處理之后，按同樣方式啟動(dòng)片間LINK口進(jìn)行數(shù)據(jù)傳輸。在片內(nèi)和外部存儲(chǔ)器之間通過DMA方式進(jìn)行數(shù)據(jù)傳輸，處理結(jié)果通過FPGA與DSP之間的外部LINK傳輸?shù)紽PGA中，再通過CPCI總線輸出運(yùn)算結(jié)果。

4 結(jié)束語

無源雷達(dá)系統(tǒng)主要是利用自適應(yīng)抗干擾技術(shù)和長時(shí)間相干積累技術(shù)實(shí)現(xiàn)目標(biāo)探測，該算法運(yùn)算量大而且難以實(shí)現(xiàn)。本文提出了一種基于多BWDSP100器件的雷達(dá)信號處理方法，以4片BWDSP100為松耦合式、基于任務(wù)式的并行系統(tǒng)方案，每片DSP完成不同的信號處理功能。在實(shí)際工程應(yīng)用中，該系統(tǒng)滿足了雷達(dá)信號處理的實(shí)現(xiàn)功能以及開放性、可擴(kuò)展性的要求，提升了無源雷達(dá)系統(tǒng)的性能。

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Passive Radar Signal Processing System Based on BWDSP100 Processor

XU De-gang1,2

(1.No.38 Research Institute of CETC,Hefei 230031,China;2.Anhui Province Key Laboratory of Space and Digital Array,Hefei 230031,China)

Aiming at the performances and characteristics of homegrown BWDSP100 processor,this paper puts forward the task-type parallel signal processing system consisting of four BWDSP100 processor chips,which meets the requirements of large computation amount signal processing algorithm for passive radar.Beam forming,adaptive interference suppression,long time coherent accumulation and target detection processing,etc. are implemented in the system in parallel.This paper analyzes the realization algorithm of main signal processing modules of radar in the system,estimates its computation amount.The practical engineering application shows that the multi-digital signal processing parallel system applied to passive radar system meets the requirements of open and expansibility for radar signal processing,which enhances the performances of passive radar system.

passive radar;BWDSP100 processor;adaptive interference suppression;long time coherent accumulation;target detection

2015-02-09

TN958.97

A

CN32-1413(2015)02-0072-04

10.16426/j.cnki.jcdzdk.2015.02.019