用于系統(tǒng)級封裝的毫米波介質(zhì)填充波導(dǎo)的研究

王啟東+Daniel+Guidotti+曹立強+萬里兮+葉甜春

摘 要： 基于不斷發(fā)展的系統(tǒng)級封裝技術(shù)，提出了一種用于芯片間高速互連的新型可集成的物理器件：硅基毫米波介質(zhì)填充波導(dǎo)。文中闡述了該器件的物理原理，采用建模、仿真相結(jié)合的方法對該模塊進行了結(jié)構(gòu)設(shè)計，利用新的設(shè)計思路結(jié)合半導(dǎo)體工藝解決了毫米波互連結(jié)構(gòu)內(nèi)部的反射、電壓駐波比（VSWR）、信號耦合、準(zhǔn)TEM?TE?準(zhǔn)TEM轉(zhuǎn)換傳輸問題以及毫米波互連結(jié)構(gòu)陣列中信號泄露的問題，并利用半導(dǎo)體與MEMS加工工藝加以實現(xiàn)。測試結(jié)果表明寬度為680 μm的單通道矩形波導(dǎo)，-10 dB帶寬為9.8 GHz，相對帶寬為12.56%；傳輸損耗為1 dB/cm，工作頻帶內(nèi)相鄰波導(dǎo)之間串?dāng)_低于-40 dB，可以形成大陣列并進行集成，從而實現(xiàn)芯片間數(shù)據(jù)的并行傳輸。

關(guān)鍵詞： 毫米波； 介質(zhì)填充波導(dǎo)； 芯片間互連； 系統(tǒng)級封裝

中圖分類號： TN919?34 文獻(xiàn)標(biāo)識碼： A 文章編號： 1004?373X（2014）21?0083?04

Research on millimeter?wave dielectric filled rectangular waveguide for system?in?package

WANG Qi?dong1， 2， Daniel Guidotti1， 2， 3， CAO Li?qiang1， 2， WAN Li?xi1， 2， YE Tian?chun1， 2

（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China；

2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China； 3. Georgia Institute of Technology， Atlanta， USA）

Abstract： With the boost of system?in?package （SiP） technology， a brand new physical component for chip?to?chip high?speed interconnection is proposed in this paper. The physical principle is described. The method to combine the modeling with simulation was used to design the structure of the module. In combination with the semiconductor technology， the new design method is utilized to solved the problems of reflection inside millimeter wave interconnection structure， VSWR （voltage standing wave ratio）， signal coupling， quasi TEM?TE?quasi TEM transition and signal leakage in millimeter wave interconnection structure array. The state?of?art planar semiconductor process and MEMS process are applied to the implementation of the component. The testing result indicates the single channel rectangular waveguide with width of 680 um has -10 dB bandwidth at 9.8 GHz， the relative bandwidth is 12.56%， transmission loss is 1dB/cm， and the crosstalk between adjacent channels is below -40 dB. The silicon filled rectangular waveguides are able to be integrated into big array to realize the high bandwidth parallel communication from chip to chip.

Keywords： millimeter wave； dielectric filled waveguide； chip to chip interconnection； system?in?package

0 引 言

高速電路信號傳輸?shù)拇a率在過去幾十年中不斷增加，上升沿越來越陡直，這意味著信號中的高頻分量也在不斷提升，其對應(yīng)的波長已經(jīng)與封裝尺寸接近。由于超級計算機的處理器與內(nèi)存之間存在大數(shù)據(jù)量傳輸?shù)男枨?，世界范圍的重要研究機構(gòu)先后加入高性能計算節(jié)點的內(nèi)存墻解決方案的研究。研究熱點主要集中在內(nèi)存架構(gòu)的優(yōu)化[1]、內(nèi)存的新型封裝形式[2]、高速光學(xué)互連[3]、高速銅互連[4]、新型互連方式[5]等。隨著半導(dǎo)體加工工藝、MEMS工藝、三維堆疊技術(shù)的迅猛發(fā)展以及CMOS在毫米波波段顯示出的取代Ⅲ?Ⅴ族芯片的能力，結(jié)合毫米波高帶寬的優(yōu)勢，我們提出了用于短距離高速連接的毫米波介質(zhì)波導(dǎo)器件。該器件具備低損耗、互連結(jié)構(gòu)間相互屏蔽、更小的特征尺寸和易于集成的特點。

1 硅基毫米波波導(dǎo)的設(shè)計

1.1 硅基填充的矩形波導(dǎo)

矩形波導(dǎo)是截面形狀為矩形的金屬波導(dǎo)管，波導(dǎo)內(nèi)常填充空氣，[a，][b]分別表示波導(dǎo)內(nèi)壁的寬邊和窄邊尺寸，所填充介質(zhì)的介電常數(shù)為[ε，]磁導(dǎo)率為[μ，]如圖1所示。

圖1 矩形波導(dǎo)

在本文中，器件工作均在E波段（60～90 GHz）。毫米波矩形波導(dǎo)內(nèi)TE20/TE01模出現(xiàn)的頻率點是基模TE10的2倍。因TE10模出現(xiàn)的頻點已經(jīng)很高，在不考慮色散問題的情況下，矩形波導(dǎo)將有極大的帶寬用來進行調(diào)制后的單模信號傳輸。矩形波導(dǎo)中TE10模的截止頻率為：

[fc10=c2aμrεr=c2a?n]

式中：[εr]與[ur]分別是導(dǎo)體內(nèi)填充介質(zhì)的相對介電常數(shù)與相對磁導(dǎo)率；c為真空中光速。

該截止頻率主要與兩個參數(shù)有關(guān)，一是[cn，]即介質(zhì)中波的傳播速度；另一個是波導(dǎo)的寬邊長度[a，]兩者為反比關(guān)系。選用高折射率的介電材料可以減小矩形波導(dǎo)的寬度，提高集成度。硅的折射率達(dá)到3.4，機械特性好，且可利用先進的半導(dǎo)體與MEMS加工工藝，是理想的矩形波導(dǎo)填充介質(zhì)。本文利用高阻硅晶圓制備波導(dǎo)結(jié)構(gòu)，材料在10 GHz時損耗角正切為0.001 2。

1.2 探針天線及饋入結(jié)構(gòu)

芯片I/O端口的高速電信號傳輸常使用共面波導(dǎo)結(jié)構(gòu)，其電磁場的模式為準(zhǔn)TEM，而矩形波導(dǎo)的基模為TE10。本文設(shè)計了介質(zhì)波導(dǎo)中的探針天線實現(xiàn)模式轉(zhuǎn)換，如圖2所示。為保證電連接，在探針結(jié)構(gòu)的上方設(shè)置了尺寸略大于探針半徑的圓形焊盤。焊盤外是隔離區(qū)，該區(qū)域內(nèi)不存在金屬；在隔離區(qū)的外側(cè)、硅的表面，制作覆蓋整條波導(dǎo)寬面與窄面的銅層；探針天線長度為[14]介質(zhì)內(nèi)波長，其數(shù)學(xué)處理方法與同軸饋線近似。

圖2 探針天線結(jié)構(gòu)圖

根據(jù)圖3的數(shù)值仿真，可以看到在寬邊固定的情況下，天線輸入阻抗的實部[R]在截止頻率附近隨頻率的增加迅速減??；工作頻段內(nèi)，阻抗的實部因為趨膚效應(yīng)的關(guān)系，隨著頻率逐漸升高。輸入阻抗的虛部X同樣在截止頻率附近隨頻率的增加迅速減小，工作頻段內(nèi)變化趨緩并顯示出線性趨勢。其電抗值可以通過調(diào)節(jié)探針的高度和波導(dǎo)的窄邊寬度實現(xiàn)。

圖3 探針天線輸入阻抗的實部與虛部隨波導(dǎo)窄邊寬度的變化

在70 GHz頻率下，硅基矩形波導(dǎo)中探針天線輸入阻抗約為5～10 Ω，而信號源的輸出阻抗一般為50 Ω，在波導(dǎo)的正面加入漸變的共面波導(dǎo)，以匹配兩端的阻抗。

1.3 相鄰波導(dǎo)防串?dāng)_結(jié)構(gòu)

天線耦合結(jié)構(gòu)在形式上相當(dāng)于一個單極天線，其特點是幅射的電磁場不具備方向性，因此波導(dǎo)中的受激電場將同時沿著正向與反向傳播。由于波導(dǎo)直接在高阻硅襯底上制備，因此沿正向傳播的電磁場可以直接耦合至接收端的天線結(jié)構(gòu)，而沿反向傳播的電磁場則進入襯底造成能量損耗。在E波段下，波導(dǎo)的近端串?dāng)_最高可達(dá)-3 dB，遠(yuǎn)端串?dāng)_也會在-5 dB左右。本文在波導(dǎo)的兩個端面形成楔形結(jié)構(gòu)，通過波導(dǎo)的截止特性阻止電磁場外泄，其中楔形結(jié)構(gòu)的端面[T]與波導(dǎo)的端面相連，如圖4所示。

圖4 楔形結(jié)構(gòu)示意圖

對楔形結(jié)構(gòu)的長度tap_d，波導(dǎo)與晶圓連接端面寬度tap_w，楔形結(jié)構(gòu)厚度tap_z進行參數(shù)優(yōu)化，相鄰波導(dǎo)間的近端串?dāng)_在E波段（60～90 GHz）下，耦合功率最高時僅有-40 dB，遠(yuǎn)端串?dāng)_為-42 dB。這說明在同一襯底上相鄰波導(dǎo)間的耦合能量得到極大的抑制，見圖5。

圖5 含有楔形結(jié)構(gòu)的波導(dǎo)間串?dāng)_

1.4 波導(dǎo)整體建模

本文利用HFSS三維全波仿真軟件建立了硅基填充矩形波導(dǎo)的模型，見圖6。與傳輸性能相關(guān)的物理量包括：波導(dǎo)體的寬邊長度、窄邊長度，楔形結(jié)構(gòu)的z方向長度、窄端面寬度，共面波導(dǎo)中信號線的初始寬度，漸變終止寬度、初始位置距漸變終止位置的長度、銅面厚度，探針天線的直徑、深度與捕捉焊盤直徑。

圖6 波導(dǎo)三維模型

2 波導(dǎo)陣列制備

經(jīng)過多次流片，先后解決了厚膠光刻側(cè)壁定義、深槽深孔一次性刻蝕、深槽深孔金屬化、含有槽孔結(jié)構(gòu)的晶圓表面金屬蝕刻等工藝難題，并研究了將干膜工藝帶入半導(dǎo)體加工的方法，最終形成了一套成熟的硅基毫米波介質(zhì)填充波導(dǎo)的工藝制備流程，在此基礎(chǔ)上完成了波導(dǎo)陣列的制備。制備工藝流程如圖7所示。

圖8顯示了最終完成的波導(dǎo)結(jié)構(gòu)的其中一端。

2 測試結(jié)果與集成演示

器件測試使用了中國計量研究院的Anritsu MS4647A網(wǎng)絡(luò)分析儀，搭配Anritsu 3743A擴頻器、網(wǎng)絡(luò)分析儀DC?70 GHz，通過擴頻模塊擴展至110 GHz，探針為Cascade 200 pitch GSG。探針與擴頻模塊通過同軸連接，由此可以測試DC?110 GHz內(nèi)全頻段[S]參數(shù)，如圖9所示。

圖7 工藝流程

圖8 制備完畢的波導(dǎo)結(jié)構(gòu)

圖9 S參數(shù)測試

從圖10（a）中S參數(shù)的測試結(jié)果可以看出，-10 dB帶寬為73.15～82.95 GHz，相對帶寬為12.56%。在該帶寬內(nèi)，2 cm長的波導(dǎo)損耗約為2 dB，波導(dǎo)結(jié)構(gòu)的單位長度損耗為1 dB/cm，與計算、仿真值基本一致；VSWR在該頻段內(nèi)約為1.8。測試結(jié)果見圖10。

根據(jù)測試結(jié)果，該波導(dǎo)在16 QAM的調(diào)制方式下，有能力取得單通道40 Gb/s的單通道傳輸速率，遠(yuǎn)高于目前銅線傳輸?shù)臉O限。所制備的波導(dǎo)陣列可利用3D封裝的方法，使用倒裝焊技術(shù)，與含有調(diào)制/解調(diào)功能的有源芯片直接集成實現(xiàn)高速互連。

3 結(jié) 語

本文提出了硅基填充矩形波導(dǎo)的概念，通過理論計算與建模仿真，揭示了其內(nèi)在的物理機制。將自由空間中的單極天線結(jié)構(gòu)引入波導(dǎo)中，研究了探針天線在介質(zhì)填充波導(dǎo)中的耦合方式。最后對器件進行了加工，獲得了一套成熟的硅基填充矩形波導(dǎo)陣列的工藝制備流程。器件的測試結(jié)果顯示：單通道的矩形波導(dǎo)寬度為680 μm，-10 dB帶寬達(dá)到9.8 GHz，相對帶寬達(dá)到12.56%；單位距離的損耗為1 dB/cm，工作頻帶內(nèi)串?dāng)_低于-40 dB，可以形成大陣列并能夠在系統(tǒng)內(nèi)集成，經(jīng)過高階調(diào)制后可實現(xiàn)高帶寬數(shù)據(jù)的并行傳輸。

圖10 2 cm波導(dǎo)的S參數(shù)與VSWR測試結(jié)果

參考文獻(xiàn)

[1] JACOB P， ZIA A， ERDOGAN O， et al. Mitigating memory wall effects in high?clock?rate and multicore CMOS 3?D processor memory stacks [J]. Proceedings of the IEEE， 2009， 97： 108?122.

[2] QI W， TONG Z. Design techniques to facilitate processor power delivery in 3?D Processor?DRAM integrated systems [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19： 1655?1666.

[3] HADKE A， BENAVIDES T， YOO S J B， et al. OCDIMM： scaling the DRAM memory wall using WDM based optical interconnects [C]// HOTI '08 16th IEEE Symposium on High Performance Interconnects. [S.l.]： IEEE， 2008： 57?63.

[4] JOONG?HO K， DAN O， KOLLIPARA R， et al. Challenges and solutions for next generation main memory systems [C]// EPEPS '09 IEEE 18th Conference on Electrical Performance of Electronic Packaging and Systems. [S.l.]： IEEE， 2009： 93?96.

[5] FOULON S， PRUVOST S， LOYEZ C， et al. A 10GBits/s 2.1pJ/bit OOK demodulator at 60GHz for chip?to?chip wireless communication [C]// 2012 IEEE Radio and Wireless Symposium （RWS）. [S.l.： IEEE ， 2012： 291?294.

[6] SUKUMARAN V， CHEN Q， LIU F， et al. Through?package?via formation and metallization of glass interposers [C]// Proceedings of 2010 60th Electronic Components and Technology Conference （ECTC）. [S.l.]： ECTC， 2010： 557?563.

圖7 工藝流程

圖8 制備完畢的波導(dǎo)結(jié)構(gòu)

圖9 S參數(shù)測試

從圖10（a）中S參數(shù)的測試結(jié)果可以看出，-10 dB帶寬為73.15～82.95 GHz，相對帶寬為12.56%。在該帶寬內(nèi)，2 cm長的波導(dǎo)損耗約為2 dB，波導(dǎo)結(jié)構(gòu)的單位長度損耗為1 dB/cm，與計算、仿真值基本一致；VSWR在該頻段內(nèi)約為1.8。測試結(jié)果見圖10。

根據(jù)測試結(jié)果，該波導(dǎo)在16 QAM的調(diào)制方式下，有能力取得單通道40 Gb/s的單通道傳輸速率，遠(yuǎn)高于目前銅線傳輸?shù)臉O限。所制備的波導(dǎo)陣列可利用3D封裝的方法，使用倒裝焊技術(shù)，與含有調(diào)制/解調(diào)功能的有源芯片直接集成實現(xiàn)高速互連。

3 結(jié) 語

本文提出了硅基填充矩形波導(dǎo)的概念，通過理論計算與建模仿真，揭示了其內(nèi)在的物理機制。將自由空間中的單極天線結(jié)構(gòu)引入波導(dǎo)中，研究了探針天線在介質(zhì)填充波導(dǎo)中的耦合方式。最后對器件進行了加工，獲得了一套成熟的硅基填充矩形波導(dǎo)陣列的工藝制備流程。器件的測試結(jié)果顯示：單通道的矩形波導(dǎo)寬度為680 μm，-10 dB帶寬達(dá)到9.8 GHz，相對帶寬達(dá)到12.56%；單位距離的損耗為1 dB/cm，工作頻帶內(nèi)串?dāng)_低于-40 dB，可以形成大陣列并能夠在系統(tǒng)內(nèi)集成，經(jīng)過高階調(diào)制后可實現(xiàn)高帶寬數(shù)據(jù)的并行傳輸。

圖10 2 cm波導(dǎo)的S參數(shù)與VSWR測試結(jié)果

參考文獻(xiàn)

[1] JACOB P， ZIA A， ERDOGAN O， et al. Mitigating memory wall effects in high?clock?rate and multicore CMOS 3?D processor memory stacks [J]. Proceedings of the IEEE， 2009， 97： 108?122.

[2] QI W， TONG Z. Design techniques to facilitate processor power delivery in 3?D Processor?DRAM integrated systems [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19： 1655?1666.

[3] HADKE A， BENAVIDES T， YOO S J B， et al. OCDIMM： scaling the DRAM memory wall using WDM based optical interconnects [C]// HOTI '08 16th IEEE Symposium on High Performance Interconnects. [S.l.]： IEEE， 2008： 57?63.

[4] JOONG?HO K， DAN O， KOLLIPARA R， et al. Challenges and solutions for next generation main memory systems [C]// EPEPS '09 IEEE 18th Conference on Electrical Performance of Electronic Packaging and Systems. [S.l.]： IEEE， 2009： 93?96.

[5] FOULON S， PRUVOST S， LOYEZ C， et al. A 10GBits/s 2.1pJ/bit OOK demodulator at 60GHz for chip?to?chip wireless communication [C]// 2012 IEEE Radio and Wireless Symposium （RWS）. [S.l.： IEEE ， 2012： 291?294.

[6] SUKUMARAN V， CHEN Q， LIU F， et al. Through?package?via formation and metallization of glass interposers [C]// Proceedings of 2010 60th Electronic Components and Technology Conference （ECTC）. [S.l.]： ECTC， 2010： 557?563.

圖7 工藝流程

圖8 制備完畢的波導(dǎo)結(jié)構(gòu)

圖9 S參數(shù)測試

從圖10（a）中S參數(shù)的測試結(jié)果可以看出，-10 dB帶寬為73.15～82.95 GHz，相對帶寬為12.56%。在該帶寬內(nèi)，2 cm長的波導(dǎo)損耗約為2 dB，波導(dǎo)結(jié)構(gòu)的單位長度損耗為1 dB/cm，與計算、仿真值基本一致；VSWR在該頻段內(nèi)約為1.8。測試結(jié)果見圖10。

根據(jù)測試結(jié)果，該波導(dǎo)在16 QAM的調(diào)制方式下，有能力取得單通道40 Gb/s的單通道傳輸速率，遠(yuǎn)高于目前銅線傳輸?shù)臉O限。所制備的波導(dǎo)陣列可利用3D封裝的方法，使用倒裝焊技術(shù)，與含有調(diào)制/解調(diào)功能的有源芯片直接集成實現(xiàn)高速互連。

3 結(jié) 語

本文提出了硅基填充矩形波導(dǎo)的概念，通過理論計算與建模仿真，揭示了其內(nèi)在的物理機制。將自由空間中的單極天線結(jié)構(gòu)引入波導(dǎo)中，研究了探針天線在介質(zhì)填充波導(dǎo)中的耦合方式。最后對器件進行了加工，獲得了一套成熟的硅基填充矩形波導(dǎo)陣列的工藝制備流程。器件的測試結(jié)果顯示：單通道的矩形波導(dǎo)寬度為680 μm，-10 dB帶寬達(dá)到9.8 GHz，相對帶寬達(dá)到12.56%；單位距離的損耗為1 dB/cm，工作頻帶內(nèi)串?dāng)_低于-40 dB，可以形成大陣列并能夠在系統(tǒng)內(nèi)集成，經(jīng)過高階調(diào)制后可實現(xiàn)高帶寬數(shù)據(jù)的并行傳輸。

圖10 2 cm波導(dǎo)的S參數(shù)與VSWR測試結(jié)果

參考文獻(xiàn)

[1] JACOB P， ZIA A， ERDOGAN O， et al. Mitigating memory wall effects in high?clock?rate and multicore CMOS 3?D processor memory stacks [J]. Proceedings of the IEEE， 2009， 97： 108?122.

[2] QI W， TONG Z. Design techniques to facilitate processor power delivery in 3?D Processor?DRAM integrated systems [J]. IEEE Transactions on Very Large Scale Integration （VLSI） Systems， 2011， 19： 1655?1666.

[3] HADKE A， BENAVIDES T， YOO S J B， et al. OCDIMM： scaling the DRAM memory wall using WDM based optical interconnects [C]// HOTI '08 16th IEEE Symposium on High Performance Interconnects. [S.l.]： IEEE， 2008： 57?63.

[4] JOONG?HO K， DAN O， KOLLIPARA R， et al. Challenges and solutions for next generation main memory systems [C]// EPEPS '09 IEEE 18th Conference on Electrical Performance of Electronic Packaging and Systems. [S.l.]： IEEE， 2009： 93?96.

[5] FOULON S， PRUVOST S， LOYEZ C， et al. A 10GBits/s 2.1pJ/bit OOK demodulator at 60GHz for chip?to?chip wireless communication [C]// 2012 IEEE Radio and Wireless Symposium （RWS）. [S.l.： IEEE ， 2012： 291?294.

[6] SUKUMARAN V， CHEN Q， LIU F， et al. Through?package?via formation and metallization of glass interposers [C]// Proceedings of 2010 60th Electronic Components and Technology Conference （ECTC）. [S.l.]： ECTC， 2010： 557?563.