一種高速數(shù)據(jù)接口的設(shè)計(jì)方法*

章 睿，楊瑞瑞，張文沛

0 引言

隨著數(shù)字通信業(yè)務(wù)的蓬勃發(fā)展導(dǎo)致通信系統(tǒng)對(duì)傳輸帶寬提出了更高的挑戰(zhàn)，例如10 Gb/s高速并行接口在光纖通信、數(shù)據(jù)交換、網(wǎng)絡(luò)通信等方面有著廣泛的應(yīng)用。目前主流元器件解決方案中，主要采用高速串行接口(SerDes)實(shí)現(xiàn)高速接口，但SerDes接口工作頻率高、設(shè)計(jì)復(fù)雜、價(jià)格昂貴。文中設(shè)計(jì)了一種高速并行差分接口方式，利用國內(nèi)流片廠商IP，結(jié)合自行設(shè)計(jì)的控制和同步邏輯，可以實(shí)現(xiàn)雙向10 Gb/s數(shù)據(jù)接口，滿足高速接口的國產(chǎn)化需求。

1 簡介

高速并行傳輸?shù)钠款i之一是對(duì)數(shù)據(jù)的有效恢復(fù)，數(shù)據(jù)恢復(fù)中主要存在兩個(gè)問題:一是當(dāng)單線傳輸速率越來越快時(shí)，相應(yīng)的每位數(shù)據(jù)所占的時(shí)間窗口不斷減小，導(dǎo)致時(shí)鐘很難在數(shù)據(jù)的有效窗口準(zhǔn)確采樣;二是由于并行傳輸?shù)母鳁l數(shù)據(jù)路徑延遲不同，導(dǎo)致接收端無法有效的同步接收并行傳輸?shù)母髀窋?shù)據(jù)。

文中描述一種基于數(shù)字的高速并行數(shù)據(jù)恢復(fù)和同步的設(shè)計(jì)方法，通過對(duì)訓(xùn)練數(shù)據(jù)采樣時(shí)鐘相位的計(jì)算反饋輸出到DLL鎖相環(huán)從而改變時(shí)鐘的采樣相位，使時(shí)鐘采樣發(fā)生在數(shù)據(jù)有效窗口的中央，因此能夠保證時(shí)鐘、數(shù)據(jù)在外界溫度、濕度和干擾等情況下正確地采樣和恢復(fù)出數(shù)據(jù)。

2 系統(tǒng)結(jié)構(gòu)

系統(tǒng)結(jié)構(gòu)如圖1所示，其包括接收RX與發(fā)送TX兩個(gè)獨(dú)立部分。

圖1 系統(tǒng)結(jié)構(gòu)框Fig．1 System structure

接收部分包括每個(gè)通道的低電壓差分信號(hào)(LVDS)接收電路［1］，每個(gè)通道的接收串行轉(zhuǎn)并行電路，每個(gè)通道的數(shù)據(jù)采樣時(shí)鐘相位計(jì)算和調(diào)整模塊以及所有通道的字同步模塊。其中采樣時(shí)鐘相位調(diào)整模塊包括一個(gè)DLL鎖相環(huán)和每個(gè)通道對(duì)應(yīng)的時(shí)鐘相位調(diào)整無毛刺選擇電路MUX。

發(fā)送部分包括訓(xùn)練序列產(chǎn)生器［2］和數(shù)據(jù)輸出，每個(gè)通道的并行轉(zhuǎn)串行電路，每個(gè)通道的低電壓差分信號(hào)(LVDS)發(fā)送電路，見圖2。

發(fā)送部分的電路設(shè)計(jì)比較簡單，控制好640 MHz、320 MHz、160 MHz這三組時(shí)鐘的相位關(guān)系［3］，保證64位并行數(shù)據(jù)通過兩次并串轉(zhuǎn)換壓縮到16位并行數(shù)據(jù)，從160 MHz時(shí)鐘域逐級(jí)進(jìn)入320 MHz時(shí)鐘域、640 MHz時(shí)鐘域，最終數(shù)據(jù)以DDR方式伴隨320 MHz隨路時(shí)鐘輸出。

圖2 并串轉(zhuǎn)換電路Fig．2 P－to－Scircuit

下文重點(diǎn)介紹數(shù)據(jù)接收部分電路的設(shè)計(jì)。

3 輸入電路

3． 1 串轉(zhuǎn)并電路

在10G高速并行接收電路中，以16對(duì)低電壓差分信號(hào)(LVDS)差分對(duì)接收10G并行數(shù)據(jù)流［4］。每對(duì)LVDS管腳通道的數(shù)據(jù)為雙沿串行數(shù)據(jù)(DDR)，隨路時(shí)鐘320 MHz，經(jīng)過圖3描述的串并轉(zhuǎn)換電路后轉(zhuǎn)換為4位并行數(shù)據(jù)，并降頻進(jìn)入160 MHz時(shí)鐘域。

圖3 串并轉(zhuǎn)換電路Fig．3 S－to－P circuit

如圖3所示，串行數(shù)據(jù)流進(jìn)入串并轉(zhuǎn)換電路后，同時(shí)接入一個(gè)上升沿采樣寄存器和一個(gè)下降沿采樣寄存器［5］，采樣時(shí)鐘320 MHz。然后對(duì)采樣后的數(shù)據(jù)進(jìn)行組合，由下一級(jí)160 MHz時(shí)鐘將4 bit的并行數(shù)據(jù)輸出。

3． 2 相位同步電路

圖4為采樣時(shí)鐘相位同步電路框圖，包括一個(gè)采樣時(shí)鐘相位計(jì)算模塊和一個(gè)由DLL與異步無毛刺時(shí)鐘切換MUX組成的時(shí)鐘相位調(diào)整模塊。

DLL可以對(duì)每個(gè)數(shù)據(jù)通道的采樣時(shí)鐘進(jìn)行1/16精度的相位調(diào)整，每個(gè)通道每次調(diào)整的相位由相位計(jì)算模塊對(duì)采樣數(shù)據(jù)進(jìn)行處理后反饋給相位調(diào)整模塊。在高速并行接口正常工作前，發(fā)送端與接收端首先發(fā)送多組訓(xùn)練數(shù)據(jù)，選擇與每個(gè)通道數(shù)據(jù)相位匹配的時(shí)鐘信號(hào)。

圖4 相位同步電路Fig．4 Phase synchronization circuit

高速并行接口正常工作之前，外部器件首先按照約定的方式發(fā)送訓(xùn)練數(shù)據(jù)“0000_0000_0000_0000_0011_1111_1111_1111_1111”，重復(fù)發(fā)送多次訓(xùn)練數(shù)據(jù)。

接收端將串行數(shù)據(jù)轉(zhuǎn)為并行4位數(shù)據(jù)進(jìn)行處理，其過程如下:

1)首先通過相位計(jì)算電路搜索出串行數(shù)據(jù)電平的變化沿即對(duì)4為數(shù)據(jù)進(jìn)行異或，如以“0001”為例得到右邊沿“001”。

2)然后每次對(duì)采樣時(shí)鐘相位加1/16，即選擇DLL的一個(gè)相鄰輸出，直到數(shù)據(jù)沿變化為“010”的中間沿，此時(shí)記下移相次數(shù)counter1。

3)重復(fù)上述移相過程直到得到左邊沿“100”，同樣記下移相次數(shù)counter2。

4)最終計(jì)算出采樣時(shí)鐘移相位(counter1+counter2)/2。

3． 3 字同步電路

圖5為并行數(shù)據(jù)字同步框圖，包括一個(gè)移位計(jì)算模塊和一個(gè)基于流處理的異步FIFO。

每個(gè)通道數(shù)據(jù)相位調(diào)整完成后給出BitRdy信號(hào)，字同步模塊即可以對(duì)數(shù)據(jù)進(jìn)行處理。字同步同樣會(huì)用到訓(xùn)練數(shù)據(jù)的跳變沿，且以“0011”為同步字，例如，當(dāng)接收到并行數(shù)據(jù)是“0001”時(shí)則移位計(jì)算模塊會(huì)將數(shù)據(jù)向左移一位。

當(dāng)每個(gè)通道都計(jì)算出移位數(shù)后會(huì)產(chǎn)生WrdRdy，將所有通道的WrdRdy作邏輯與處理得到AllRdy信號(hào)，如圖5所示。

圖5 字同步電路Fig．5 Word synchronization circuit

當(dāng)AllRdy有效且同步字到來時(shí)將數(shù)據(jù)存入到異步FIFO中，對(duì)于異步FIFO的讀信號(hào)則在AllRdy有效至少一個(gè)周期同時(shí)在將FIFO寫滿之前有效，因此理論上本字同步方法能夠糾正的周期偏差在于FIFO深度，即將FIFO寫滿的周期數(shù)。

4 仿真結(jié)果分析

采用文中設(shè)計(jì)的高速接口方法，在中芯國際(SMIC)的0．13μm工藝上，已經(jīng)設(shè)計(jì)實(shí)現(xiàn)了雙向10 Gb/s傳輸速率的高速接口芯片。

為驗(yàn)證文中設(shè)計(jì)的高速接口方法的正確性，設(shè)計(jì)了高速接口芯片專用測試板，如圖6所示。

圖6 測試板框Fig．6 Test circuit diagram

1)用FPGA對(duì)接所設(shè)計(jì)的高速接口芯片。

2)用PC機(jī)通過USB接口，與FPGA通信。

3)由FPGA發(fā)起數(shù)據(jù)傳輸，將內(nèi)置于FPGA內(nèi)的待處理數(shù)據(jù)，分成大數(shù)據(jù)包，通過FPGA發(fā)送給高速接口芯片的10G數(shù)據(jù)接收口(其中數(shù)據(jù)總線16位，時(shí)鐘320 MHz，DDR采樣方式，傳輸帶寬達(dá)10 240 Mb/s，即10．24 Gb/s，超過了10 G光纖信道接口規(guī)范要求的10 Gb/s)。

4)高速接口芯片接收到FPGA發(fā)送的數(shù)據(jù)后，進(jìn)行算法運(yùn)算處理。

5)運(yùn)算結(jié)果通過高速接口芯片的10 G數(shù)據(jù)發(fā)送口輸出給FPGA。

6)FPGA接收高速接口芯片發(fā)送的運(yùn)算結(jié)果，與FPGA內(nèi)置的理想結(jié)果對(duì)比，如一致則證明在傳輸過程中沒有發(fā)生數(shù)據(jù)錯(cuò)誤。

7)因數(shù)據(jù)量較大，循環(huán)使用FPGA內(nèi)置的數(shù)據(jù)來實(shí)現(xiàn)接口上的大數(shù)據(jù)量傳輸。

8)一旦有一個(gè)數(shù)據(jù)包發(fā)生數(shù)據(jù)錯(cuò)誤，F(xiàn)PGA將出錯(cuò)信息通過USB接口發(fā)給PC機(jī)報(bào)警。

經(jīng)48小時(shí)實(shí)際測試，高速接口芯片連續(xù)傳輸數(shù)據(jù)無錯(cuò)誤產(chǎn)生。

該設(shè)計(jì)方法已用于某款“核高基”高速芯片，該芯片經(jīng)過第三方測試機(jī)構(gòu)測試證明接口性能超過雙向10 Gb/s，并以成功應(yīng)用于10 G SDH光纖信道設(shè)備。

5 結(jié)語

文中首次公開披露利用國內(nèi)流片廠商IP，結(jié)合自行設(shè)計(jì)的控制和同步邏輯，可以實(shí)現(xiàn)雙向10 Gb/s數(shù)據(jù)接口的方法。

文中研究內(nèi)容基礎(chǔ)上，今后將通過擴(kuò)展數(shù)據(jù)位寬、提高接口隨路時(shí)鐘頻率等方法，進(jìn)一步提升接口帶寬，實(shí)現(xiàn)10 Gb/s以上，甚至40 Gb/s的高速數(shù)據(jù)接口。

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