數(shù)字電路教學(xué)體系改革的研究

姜書艷，張鷹，蔣寧，唐軍，李力

摘要：由于數(shù)字電子技術(shù)的高速發(fā)展，使得目前數(shù)字電路教學(xué)體系呈現(xiàn)出一種新舊教學(xué)體系更迭、拼接的模式，體系中的自洽來不及完善。這種現(xiàn)狀與當(dāng)前數(shù)字技術(shù)領(lǐng)域?qū)θ瞬诺男枨髽O不適應(yīng)。本文從基于晶體管的設(shè)計、中小規(guī)模集成塊的設(shè)計、HDL的設(shè)計等方面入手，通過對現(xiàn)有課程中不同部分的內(nèi)容進(jìn)行分析，提取適應(yīng)發(fā)展的部分，嘗試重新構(gòu)成一個自洽的課程內(nèi)容體系。

關(guān)鍵詞：數(shù)字電路；教學(xué)體系；重構(gòu)；設(shè)計

中圖分類號：G642.0？搖 文獻(xiàn)標(biāo)志碼：A 文章編號：1674-9324（2014）06-0165-02

一、概述

數(shù)字技術(shù)是近幾十年發(fā)展最快的技術(shù)，其發(fā)展對人類社會產(chǎn)生著深遠(yuǎn)的影響。作為數(shù)字技術(shù)硬件基礎(chǔ)的數(shù)字電路遵循摩爾定律，在幾十年中經(jīng)歷了從分立電路到集成電路的設(shè)計歷程，到現(xiàn)在已進(jìn)入片上網(wǎng)絡(luò)（Network on Chip，NoC）的階段。從數(shù)字電路的晶體管電路時代，歷經(jīng)中小規(guī)模集成電路設(shè)計時代，到現(xiàn)在廣泛采用EDA工具進(jìn)行ASIC設(shè)計以及基于FPGA進(jìn)行設(shè)計的時代，電路設(shè)計的每一步發(fā)展過程都產(chǎn)生過很多重要的設(shè)計思想及設(shè)計方法。這些設(shè)計思想及方法的累積構(gòu)成了現(xiàn)在的數(shù)字電路教學(xué)體系。然而，由于新舊體系高速更迭，使得目前的數(shù)字電路教學(xué)體系呈現(xiàn)一種拼接的模式，整體內(nèi)容缺少因果鏈接，電路的邏輯設(shè)計、功能設(shè)計和性能設(shè)計三方面脫節(jié)。這種現(xiàn)狀與當(dāng)前數(shù)字技術(shù)領(lǐng)域?qū)θ瞬诺囊髽O不適應(yīng)。要對現(xiàn)狀有所改革，首先需要對數(shù)字電路各部分內(nèi)容有所了解，從中提取適應(yīng)發(fā)展的部分，重新構(gòu)成一個自洽的課程內(nèi)容體系。本文希望通過對現(xiàn)有課程中不同部分內(nèi)容進(jìn)行分析，在此方面進(jìn)行一些嘗試。

二、基于晶體管的設(shè)計

目前，數(shù)字集成電路采用的主要工藝是CMOS工藝，在這種工藝條件下，電路邏輯結(jié)構(gòu)由MOS晶體管擔(dān)任開關(guān)作用來實現(xiàn)。MOS晶體管分為PMOS和NMOS兩種形式，分別用于傳導(dǎo)高電平（1）和低電平（0），如圖1所示。邏輯輸入控制晶體管的柵極，連通的晶體管支路由電源或地為邏輯輸出提供標(biāo)準(zhǔn)輸出電平，如圖2所示。在晶體管的相互連接中，NMOS的串聯(lián)可以實現(xiàn)AND運算，并聯(lián)實現(xiàn)OR運算，由此可以形成各種基本的邏輯單元，如圖3所示，這些邏輯單元的進(jìn)一步連接可以形成各種功能電路。

在目前國內(nèi)外教材的分析中，對此類電子電路的評價主要集中于晶體管數(shù)量。如何在設(shè)計中減少晶體管的使用量成為設(shè)計的主要目標(biāo)?；谶@一考慮，在基本單元層次，發(fā)展了AOI電路結(jié)構(gòu)，將“與-或”二級結(jié)構(gòu)形成一個整體，晶體管數(shù)量只與初級與門輸入的數(shù)量相關(guān)。在功能設(shè)計的層次，引入卡諾圖對邏輯方程進(jìn)行最小化，其目標(biāo)也是通過減少初級門輸入端的數(shù)量來實現(xiàn)晶體管數(shù)量的減少。上述設(shè)計方法能夠非常準(zhǔn)確地表達(dá)數(shù)字電路的邏輯體系實現(xiàn)，并能建立組合邏輯的卡諾圖分析設(shè)計方法和時序邏輯的轉(zhuǎn)移輸出表的分析設(shè)計方法，為數(shù)字電路的規(guī)范化設(shè)計體系奠定了很好的基礎(chǔ)，也構(gòu)成了目前數(shù)字電路設(shè)計的理論基礎(chǔ)。但在目前的教學(xué)體系中，這種設(shè)計方法只是將晶體管作為標(biāo)準(zhǔn)開關(guān)器件使用。由于缺少有效的評價體系，目前邏輯分析僅停留在簡單電路的分析設(shè)計，在中規(guī)模功能電路的分析設(shè)計中，幾乎沒有采用這一體系。在VLSI的設(shè)計時代，對電路性能的評價主要表現(xiàn)為集成度（占用芯片面積、成本）、速度（最長延遲時間、最高時鐘頻率）和功耗（最大功耗、平均功耗）等指標(biāo)上。要實現(xiàn)同樣的功能，利用邏輯定理可以設(shè)計出很多不同結(jié)構(gòu)的電路，最優(yōu)化成為設(shè)計中的中心環(huán)節(jié)。而要實現(xiàn)這一目標(biāo)，在基本邏輯結(jié)構(gòu)形成的階段就需要補充對于相關(guān)性能的描述模型。

三、基于中小規(guī)模集成塊的設(shè)計

在上世紀(jì)70～80年代，為了應(yīng)對數(shù)字技術(shù)的廣泛采用，發(fā)展了以74系列為代表的各種中小規(guī)模集成塊。不同領(lǐng)域的用戶可以選用盡可能少的通用集成塊連接形成電路，滿足自己的特殊系統(tǒng)需求。為了使用上的方便，中小規(guī)模集成塊在外型和I/O端口性能方面都進(jìn)行了統(tǒng)一標(biāo)準(zhǔn)設(shè)計，其輸入/輸出特性由Data sheet詳細(xì)規(guī)定，用戶在使用時可以不忽略其內(nèi)部電路工藝及邏輯形成方式，只根據(jù)設(shè)計要求選取對應(yīng)功能塊，根據(jù)端口特性設(shè)計外部負(fù)載連接電路。考慮到通用模塊可能需要對模擬器件進(jìn)行驅(qū)動，此類電路通常都配備了強大的對外驅(qū)動電路，導(dǎo)致集成芯片中主要部分為I/O部件，邏輯功能部分只占據(jù)了集成芯片的次要部分。為了增加模塊的通用性，通常會在基本功能的基礎(chǔ)上添加許多額外的控制/狀態(tài)端口（與集成塊的總體成本相比，這些添加幾乎不增加成本，但能夠帶來市場上的好處）。由于電路的成本、速度、功耗主要由I/O部件及外殼決定，簡單邏輯與復(fù)雜功能的模塊在價格和速度上相差不大，用戶傾向于選用復(fù)雜功能模塊來構(gòu)成電路（使用模塊的部分功能），而不是選用基本邏輯部件構(gòu)成電路，電路設(shè)計的主要目標(biāo)成為選擇最少邏輯塊及最少連線進(jìn)行設(shè)計，與邏輯設(shè)計基本脫離關(guān)系。在目前的教學(xué)體系中，關(guān)于邏輯單元靜態(tài)與動態(tài)特性的討論基本采用這種方式講解；各種組合功能電路的設(shè)計和時序功能電路的設(shè)計（二進(jìn)制計數(shù)器、移位寄存器等）都采用此類方式。由于目前的實驗條件，以及學(xué)生創(chuàng)新活動中自己設(shè)計小系統(tǒng)的需要，中小規(guī)模集成塊仍然具有重要的使用價值，相關(guān)內(nèi)容也就構(gòu)成了數(shù)字電路課程教學(xué)中功能設(shè)計的主體部分。然而，中小規(guī)模集成塊作為一種集成度低下的分立設(shè)計，其高成本和低速度是其不可避免的缺陷。如何將相應(yīng)內(nèi)容與低層邏輯設(shè)計合理地結(jié)合，將電路性能的評價帶入到對不同結(jié)構(gòu)設(shè)計的選擇上，是解決這一問題的關(guān)鍵。在ASIC設(shè)計中，不會無謂地設(shè)計不需要用到的所謂多功能擴展，對功能模塊的教學(xué)改革應(yīng)該首先著眼于基本功能的最佳實現(xiàn)方式，然后考慮在不同應(yīng)用中的最佳擴展設(shè)計方式。目前基于多功能器件進(jìn)行設(shè)計，利用其部分電路的設(shè)計方式對中小規(guī)模集成塊是優(yōu)化的方式，但對于片上設(shè)計就是一種浪費的設(shè)計了。

四、基于HDL的設(shè)計

隨著計算機技術(shù)的廣泛采用，數(shù)字集成電路的設(shè)計也進(jìn)入EDA時代。HDL使電路的設(shè)計描述和仿真驗證可以利用計算機工具進(jìn)行，方便于層次化設(shè)計中信息的交流、保存、修改，有效提高了設(shè)計效率，降低了設(shè)計成本。同時，基于FPDA的設(shè)計也成為中間設(shè)計的主流方式。為了適應(yīng)這種發(fā)展，現(xiàn)行數(shù)字電路課程中開始引入HDL語言的內(nèi)容，并對各種功能電路的描述編程進(jìn)行了足夠詳細(xì)的介紹。同時也對FPGA的基本結(jié)構(gòu)進(jìn)行了介紹。利用這些內(nèi)容，學(xué)生能夠方便地使用計算機系統(tǒng)開展各類數(shù)字設(shè)計，擴大了數(shù)字電路的應(yīng)用教學(xué)，通過對設(shè)計的仿真也能夠更好地理解電路性能與設(shè)計的關(guān)系，使學(xué)生對數(shù)字電路設(shè)計有更實際的理解，也便于開展課程設(shè)計和各種實驗活動。HDL是一種硬件電路的描述工具，主要幫助仿真過程的自動進(jìn)行。而目前關(guān)于HDL的教學(xué)中，很少將電路邏輯與性能的關(guān)系反映到語言描述中，使語言的描述淪為對電路功能的描述，失去了EDA工具的使用本意。對電路性能描述中比較容易的是對延遲時間（或時鐘頻率限制）的描述。若要進(jìn)行這方面的描述，HDL必須基于最基本的邏輯單元，設(shè)計者應(yīng)對各種基本部件的時間延遲以及連線負(fù)載帶來的時間延遲有足夠的了解。而電路的功能設(shè)計描述則必須基于這種帶時間延遲的部件互連設(shè)計（結(jié)構(gòu)設(shè)計的描述）。此點在目前的HDL的教學(xué)中應(yīng)特別強調(diào)。同時需要注意到，這種仿真一定要在與綜合無關(guān)的工具上進(jìn)行。對設(shè)計集成度的衡量取決于電路設(shè)計的綜合方式。目前，在EDA設(shè)計領(lǐng)域尚未建立一種統(tǒng)一的綜合方式，不同的綜合工具采用不同的算法結(jié)構(gòu)，綜合效率各有不同。雖然綜合算法本質(zhì)上是基于基本邏輯優(yōu)化理論建立的，但其中涉及的各種數(shù)學(xué)理論很多，不是數(shù)字電路這門課程能夠解決的。因此，本課程無法涉足綜合領(lǐng)域，也難以將課程內(nèi)容與綜合工具得到的結(jié)果形成對應(yīng)關(guān)系。如何將基本理論與綜合算法聯(lián)系起來，形成一個統(tǒng)一的系統(tǒng)，應(yīng)該是數(shù)字電路課程未來一段時間的改革目標(biāo)。目前，很多的免費EDA工具采用FPGA作為綜合的基礎(chǔ)，這種綜合工具的優(yōu)點是能夠方便地得到所設(shè)計電路的評價（占用單元數(shù)量、延遲時間、時鐘頻率）。然而，由于FPGA設(shè)計的基礎(chǔ)是4輸入查找表（等價于4輸入卡諾圖的最小項和設(shè)計），在基本邏輯層次上可以認(rèn)為未進(jìn)行任何化簡，集成度低、延遲時間長。同時綜合工具會根據(jù)4輸入查找表建立優(yōu)化算法進(jìn)行綜合，由此將用戶進(jìn)行的結(jié)構(gòu)設(shè)計思想抹殺，不利于課程內(nèi)容的相互銜接。如果要理解其綜合結(jié)構(gòu)，就必須首先建立FPGA基本單元和布線方式的電路參數(shù)模型，然后在此基礎(chǔ)上建立獨特的綜合算法。目前，本課程難以完成這一任務(wù)。endprint

五、統(tǒng)一體系的思考

基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個統(tǒng)一體系的需求。統(tǒng)一體系應(yīng)該以電路性能參數(shù)（集成度、速度等）作為評價模型，著重考慮ASIC和VLSI設(shè)計中的需求。評價模型應(yīng)該由底層基本器件（晶體管）開始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計的思想，將性能評價延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計中，主要展現(xiàn)功能的不同結(jié)構(gòu)實現(xiàn)方式，為電路設(shè)計提供靈活性；而在功能層次的設(shè)計中，則通過對不同結(jié)構(gòu)的性能進(jìn)行比較，確定電路的最佳形成方式。HDL的設(shè)計應(yīng)該將速度的評價融入到電路結(jié)構(gòu)的描述中，并通過仿真工具的應(yīng)用使這一評價能夠推廣到大系統(tǒng)中，對同步時序設(shè)計提供支持。

參考文獻(xiàn)：

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[7]Frank Vahid. Digital Design with RTL Design，VHDL，and Verilog，A John Wiley & Sons，Inc.，Publication.2011：41-48.

[8]徐尚中，李靖.基于FPGA的數(shù)字邏輯新型實驗方法研究[J].赤峰學(xué)院學(xué)報：自然科學(xué)版，2012，（17）：20-22.

基金項目：電子科技大學(xué)“985工程”之“優(yōu)秀教學(xué)團(tuán)隊支持計劃（本科生）”子計劃“數(shù)字電路類骨干課程教學(xué)團(tuán)隊”，編號：A1098521-004。endprint

五、統(tǒng)一體系的思考

基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個統(tǒng)一體系的需求。統(tǒng)一體系應(yīng)該以電路性能參數(shù)（集成度、速度等）作為評價模型，著重考慮ASIC和VLSI設(shè)計中的需求。評價模型應(yīng)該由底層基本器件（晶體管）開始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計的思想，將性能評價延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計中，主要展現(xiàn)功能的不同結(jié)構(gòu)實現(xiàn)方式，為電路設(shè)計提供靈活性；而在功能層次的設(shè)計中，則通過對不同結(jié)構(gòu)的性能進(jìn)行比較，確定電路的最佳形成方式。HDL的設(shè)計應(yīng)該將速度的評價融入到電路結(jié)構(gòu)的描述中，并通過仿真工具的應(yīng)用使這一評價能夠推廣到大系統(tǒng)中，對同步時序設(shè)計提供支持。

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基金項目：電子科技大學(xué)“985工程”之“優(yōu)秀教學(xué)團(tuán)隊支持計劃（本科生）”子計劃“數(shù)字電路類骨干課程教學(xué)團(tuán)隊”，編號：A1098521-004。endprint

五、統(tǒng)一體系的思考

基于上述分析，可以看到目前數(shù)字電路面臨的困境，也展現(xiàn)了建立一個統(tǒng)一體系的需求。統(tǒng)一體系應(yīng)該以電路性能參數(shù)（集成度、速度等）作為評價模型，著重考慮ASIC和VLSI設(shè)計中的需求。評價模型應(yīng)該由底層基本器件（晶體管）開始分析建立，繼承現(xiàn)有體系中關(guān)于邏輯設(shè)計的思想，將性能評價延伸到邏輯模塊和功能模塊層次；邏輯層次的設(shè)計中，主要展現(xiàn)功能的不同結(jié)構(gòu)實現(xiàn)方式，為電路設(shè)計提供靈活性；而在功能層次的設(shè)計中，則通過對不同結(jié)構(gòu)的性能進(jìn)行比較，確定電路的最佳形成方式。HDL的設(shè)計應(yīng)該將速度的評價融入到電路結(jié)構(gòu)的描述中，并通過仿真工具的應(yīng)用使這一評價能夠推廣到大系統(tǒng)中，對同步時序設(shè)計提供支持。

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基金項目：電子科技大學(xué)“985工程”之“優(yōu)秀教學(xué)團(tuán)隊支持計劃（本科生）”子計劃“數(shù)字電路類骨干課程教學(xué)團(tuán)隊”，編號：A1098521-004。endprint