基于OpenVPX標(biāo)準(zhǔn)的軟件無線電信號處理平臺設(shè)計(jì)

摘 要 設(shè)計(jì)一種高性能的基于OpenVPX總線標(biāo)準(zhǔn)的軟件無線電信號處理平臺。該平臺基于OpenVPX總線標(biāo)準(zhǔn)，使用PowerPC+DSP+FPGA的硬件架構(gòu)實(shí)現(xiàn)軟件無線電高速信號處理的功能。該設(shè)計(jì)以RapidIO為數(shù)據(jù)總線，SGMII為系統(tǒng)控制總線，具有穩(wěn)定、帶寬大、計(jì)算能力強(qiáng)、可靈活配置等優(yōu)點(diǎn)。文章詳細(xì)介紹了基于OpenVPX總線標(biāo)準(zhǔn)架構(gòu)的軟件無線電信號處理板的硬件設(shè)計(jì)。

關(guān)鍵詞 OpenVPX；軟件無線電；RapidIO；SGMII；信號處理

中圖分類號：TN911 文獻(xiàn)標(biāo)識碼：A 文章編號：1671-7597（2014）13-0010-03

軟件無線電作為現(xiàn)在和未來無線電通信的研究與發(fā)展方向，世界各國都在進(jìn)行深入的研究，美國尤為突出。早在1992年5月Joe.Mitola就第一次提出了軟件無線電（Software Defined Radio）的概念，其設(shè)想是系統(tǒng)基于一套通用的硬件平臺，采用開放式的體系結(jié)構(gòu)，盡可能多的使用軟件來完成無線通信的功能，其可采用多種編碼方式、調(diào)制解調(diào)方式、加載多種通信波形、實(shí)現(xiàn)多種業(yè)務(wù)、工作在多個波段范圍[1]。

傳統(tǒng)的無線通信處理平臺多采用消費(fèi)類電子處理器，例如：三星的S3C2410，因特爾的X86系列處理器，或者采用多片DSP組成的并行處理系統(tǒng)，造成了處理器眾多，信息流復(fù)雜，軟件編制困難，系統(tǒng)可靠性不高，各個不同型號的電臺體系結(jié)構(gòu)也不同，機(jī)內(nèi)總線多采取自定義形式，沒有達(dá)到統(tǒng)一的標(biāo)準(zhǔn)，模塊化和通用化水平很低；核心的處理平臺對外接口不統(tǒng)一，有串行的和并行的，信號定義不規(guī)范，傳輸速率低，無法滿足日益增長的無線通信對帶寬和數(shù)據(jù)傳輸?shù)囊?；整體上看，傳統(tǒng)的無線通信系統(tǒng)已經(jīng)無法滿足未來技術(shù)發(fā)展和型號研制的需求，急需研制一個可加載和運(yùn)行多種波形的寬帶高速信號處理平臺，滿足日趨復(fù)雜的無線通信的需求。

1 OpenVPX總線標(biāo)準(zhǔn)簡介

VPX（VITA46）是在繼承了VME工業(yè)總線的基礎(chǔ)上在發(fā)展而來的，采取了新型的接插件技術(shù)和高速串行總線技術(shù)，以規(guī)避VME總線的不足，以解決對更高數(shù)據(jù)傳輸速度的需求[2]。2010年4月VITA組織正式發(fā)布的OpenVPX系統(tǒng)級總線標(biāo)準(zhǔn)規(guī)范，OpenVPX總線標(biāo)準(zhǔn)是VPX總線標(biāo)準(zhǔn)的繼承與發(fā)展。在VPX總線標(biāo)準(zhǔn)中，僅僅是對板卡級信號的定義標(biāo)準(zhǔn)，而OpenVPX總線標(biāo)準(zhǔn)是對系統(tǒng)級的標(biāo)準(zhǔn)規(guī)范。可以說，OpenVPX總線標(biāo)準(zhǔn)規(guī)范建立了通用的系統(tǒng)架構(gòu)，為VPX產(chǎn)品的兼容性提供了堅(jiān)實(shí)的基礎(chǔ)?；陟`活實(shí)用的VPX系列總線標(biāo)準(zhǔn)規(guī)范，OpenVPX總線標(biāo)準(zhǔn)規(guī)范從模塊的機(jī)械結(jié)構(gòu)尺寸、連接器定義、熱設(shè)計(jì)、通信協(xié)議等做了標(biāo)準(zhǔn)規(guī)定。也嚴(yán)格的規(guī)定了電源插槽、背板槽位、模塊等三大類標(biāo)準(zhǔn)架構(gòu)，在每一類中詳細(xì)的描述了各種應(yīng)用模型[3]。在系統(tǒng)集成過程中不再依賴于板卡出自哪個廠家設(shè)計(jì)加工等因素，使系統(tǒng)集成更加容易。

2 基于OpenVPX總線標(biāo)準(zhǔn)的軟件無線電信處理平臺

2.1 平臺總體架構(gòu)設(shè)計(jì)

基于OpenVPX系統(tǒng)總線架構(gòu)軟件無線電信號處理平臺采用具有開放架構(gòu)的硬件平臺，能實(shí)現(xiàn)多種業(yè)務(wù)類型的集中控制、調(diào)度與管理、通信加密、多業(yè)務(wù)波形加載等多項(xiàng)功能。

硬件架構(gòu)由滿足OpenVPX系統(tǒng)總線標(biāo)準(zhǔn)的總線背板、信號處理單元和其他功能單元模塊組成?？偩€背板上設(shè)置了7個標(biāo)準(zhǔn)板卡槽位（含1個主控交換單元槽位、1個通信加密單元槽位、1個信號處理單元槽位、1個信道單元槽位和3個擴(kuò)展單元槽位），除主控交換單元槽位外，其他6個槽位板卡可以任意互換。這種基于一個交換節(jié)點(diǎn)為中心的星型互連結(jié)構(gòu)是各個處理節(jié)點(diǎn)通過交換節(jié)點(diǎn)互連，優(yōu)點(diǎn)是結(jié)構(gòu)簡單，某個處理節(jié)點(diǎn)失效其他節(jié)點(diǎn)還可以正常運(yùn)行，并且通過交換節(jié)點(diǎn)通信。

該系統(tǒng)中有三種總線，分別是數(shù)據(jù)總線，控制總線和管理總線，其中數(shù)據(jù)總線采用RapidIO總線，RapidIO總線主要用來傳輸對數(shù)據(jù)速率、實(shí)時性有較高要求的信息，如信號處理平臺和信道單元間中頻數(shù)據(jù)流及信道控制信息等。

控制總線采用以太網(wǎng)總線，以太網(wǎng)總線主要用來傳輸?shù)退倏刂菩畔?，如對波形的控制信息、波形加載文

件等。

管理總線采用智能平臺管理總線IPMI（intelligent platform management interface）技術(shù)，實(shí)現(xiàn)各個單元模塊運(yùn)行狀態(tài)、故障報(bào)警、溫度越線等信息的上報(bào)。

基于OpenVPX總線標(biāo)準(zhǔn)的軟件無線電信號處理平臺功能模塊劃分框圖如圖1所示。

各個模塊單元的功能描述如下：

主控交換單元模塊作為平臺的核心交換控制單元，負(fù)責(zé)各信號處理平臺的調(diào)度和管理，波形及網(wǎng)絡(luò)管理，通過多路RapidIO和SGMII接口交換。

擴(kuò)展單元既可擴(kuò)展信號處理單元，也可擴(kuò)展信道單元或其他滿足總線接口要求的功能單元。

背板單元提供標(biāo)準(zhǔn)的板卡槽位，為各單元板卡間提供電流傳輸、時鐘和高速信息交互的通道。由于系統(tǒng)架構(gòu)復(fù)雜，下面僅對背板和信號處理平臺進(jìn)行詳細(xì)的設(shè)計(jì)進(jìn)行論述。

2.2 背板的拓?fù)渚W(wǎng)絡(luò)設(shè)計(jì)

為了增加系統(tǒng)設(shè)計(jì)的可靠性和可行性，參照OpenVPX（VITA65-2010）標(biāo)準(zhǔn)進(jìn)行設(shè)計(jì)。該標(biāo)準(zhǔn)中符合系統(tǒng)需求的標(biāo)準(zhǔn)背板架構(gòu)為3U七槽的架構(gòu)，具體型號為：BKP3-CEN07-15.2.3-n。在該標(biāo)準(zhǔn)中由1個交換/管理槽位和6個獨(dú)立負(fù)載槽位組成，6個獨(dú)立的負(fù)載槽位均與交換/管理槽位通過總線互聯(lián)。從功能的層面上劃分總線可分為：數(shù)據(jù)層、控制層、管理層、共用層。由于平臺采用了3U的標(biāo)準(zhǔn)板卡結(jié)構(gòu)，且要滿足單元具有較大的信息量吞吐能力，處理單元與交換/管理單元間采用4X的RapidIO總線作為數(shù)據(jù)總線，通道速率達(dá)到6.25Gbps/s；交換/管理槽位與每個處理單元間的控制總線定義了2個差分對的SGMII接口，通道速率為1.25Gbps/s，達(dá)到控制接口的快速控制的能力；交換/管理單元通過智能平臺管理總線（IPMB）完成對各個處理單元進(jìn)行狀態(tài)管理；自定義總線主要是用于擴(kuò)展功能需求時使用；共用層主要包括系統(tǒng)時鐘、復(fù)位信號、電源總線等。BKP3-CEN07-15.2.3-n背板架構(gòu)拓?fù)渚W(wǎng)絡(luò)圖如圖2所示。endprint

注：FP—8組差分對的通道寬度；TP—4組差分對的通道寬度；UTP—2組差分對的通道寬度。

圖2 BKP3-CEN07-15.2.3-n背板架構(gòu)拓?fù)渚W(wǎng)絡(luò)圖

交換/管理的信號定義如圖3所示，型號為：SLT3-SWH-6F6U-14.4.1。交換/管理槽位的J1的wafer1-wafer16和J2的wafer1-wafer8定義為RapidIO數(shù)據(jù)總線接口，分別為4X RapidIO模式。J2的wafer9-wafer14d定義為串行的以太網(wǎng)總線接口，該槽位J1、J2具有剩余的11個單端信號和J2的wafer15及wafer16的4個差分信號可以進(jìn)行自定義，當(dāng)然這個4個差分信號也可以作為為單端信號使用。因?yàn)樵诓畚唤硬寮蠴penVPX并沒有嚴(yán)格的定義為差分信號，而是在板卡的接插件定義了差分形式和單端形式等。

其他6個業(yè)務(wù)單元具有可互換的特點(diǎn)，所以槽位定義可以采用統(tǒng)一的定義方式，處理單元的信號定義如圖4所示。參考OpenVPX總線標(biāo)準(zhǔn)中對其定義型號為：SLT3-PAY-1F2F2U-14.2.2。J1的wafer1-wafer4作為RapidIO數(shù)據(jù)總線接口，而J1的wafer5-wafer12作為擴(kuò)展接口，可以為板卡間形成環(huán)路通信的接口，在本信號處理平臺中并未使用。J1的wafer13-wafer14作為自定義接口，而J1的wafer15-wafer16作為控制總線接口，本方案中采用wafer15作為控制總線接口，wafer16預(yù)留。J2接口在平臺中作為預(yù)留接口保留，可設(shè)置為差分信號也可設(shè)置為單端信號。

圖4 SLT3-PAY-1F2F2U-14.2.2信號處理單元信號分配

2.3 高速信號處理單元設(shè)計(jì)

高速信號處理單元作為平臺中的重要單元，模塊采用3U的標(biāo)準(zhǔn)VPX板卡結(jié)構(gòu)，遵循OpenVPX標(biāo)準(zhǔn)中的SLT3-PAY-1F2F2U-14.2.2標(biāo)準(zhǔn)。信號處理單元的結(jié)構(gòu)框圖如圖5所示。

高速信號處理單元的核心處理器采用飛思卡爾的高性能處理器MPC8548E為核心控制器， 其采用PowerPC架構(gòu)的PowerQuiccIII處理器，內(nèi)部集成一個E500內(nèi)核、運(yùn)行頻率最高可達(dá)1.2 GHz，主要應(yīng)用于網(wǎng)絡(luò)、電信及無線通信等應(yīng)用領(lǐng)域。同時，其支持多種工業(yè)級及信息通信級的標(biāo)準(zhǔn)接口，支持1x RapidIO、PCIe、SGMII、USB、增強(qiáng)型三速以太網(wǎng)、SPI、UART、I2C、GPIO等接口，該芯片成熟穩(wěn)定，應(yīng)用范圍廣。 為達(dá)到信號處理平臺性能最大化，考慮到支持外設(shè)能力及外部存儲器的擴(kuò)展能力等因素，選用TI公司高性能多核數(shù)字信號處理器TMS320C6474，該器件內(nèi)部具有三個獨(dú)立的C64+內(nèi)核的處理器結(jié)構(gòu)，運(yùn)行速率最高可達(dá)1.2GHz，支持16/32-Bit DDR2-667存儲控制器接口，支持兩路高速高速串行 RapidIO接口、I2C、McBSP、1000Ethernet MAC、管理數(shù)據(jù)輸入/輸出接口（MDIO）等接口。高速信號處理平臺中數(shù)字中頻信號的上下變頻、PN序列相關(guān)、信道編解碼、射頻及中頻控制等關(guān)鍵功能都是由FPGA來完成，隨著軟件無線電的發(fā)展，算法與實(shí)現(xiàn)會變得愈加復(fù)雜，程序運(yùn)行所占用資源也會越來越多，一款合適的具有良好性能及可擴(kuò)展型的FPGA顯得攸關(guān)必要，本方案中選擇XILINX的Virtex 5系列的可編程邏輯器件XC5VSX95T。該系列器件除了具有豐富的內(nèi)部資源外還提供了多種封裝形式，可達(dá)到不修改封裝的情況下進(jìn)行直接替換，給平臺升級和擴(kuò)展提供了更大的空間。由于該高速信號處理平臺滿足OpenVPX總線標(biāo)準(zhǔn)架構(gòu)，具有廣泛的適用性，為后續(xù)的移植、擴(kuò)展，性能提升奠定了基礎(chǔ)。

2.4 信號完整性設(shè)計(jì)

在本信號處理平臺方案中，板內(nèi)PowerPC—DSP—FPGA間的數(shù)據(jù)傳輸速率為2.5Gbit/s，板間的數(shù)據(jù)傳輸速率為6.25Gbit/s。我們知道信號在超過100MHz的上升沿跳動，信號的完整性問題，就成為影響系統(tǒng)性能的致命問題。影響系統(tǒng)正常運(yùn)行的信號完整性問題涉及信號的串?dāng)_、抖動、EMI及阻抗匹配等。只有通過在設(shè)計(jì)階段進(jìn)行詳盡的考慮，才能降低后期信號完整性對系統(tǒng)穩(wěn)定性的影響。在本設(shè)計(jì)中，主要從板級信號完整性進(jìn)行分析與解決信號完整性問題。

在印制板設(shè)計(jì)方面，通過仿真軟件Allegro PCB SI軟件對器件進(jìn)行建模，通過模型仿真進(jìn)行信號完整性分析[4]。在詳細(xì)設(shè)計(jì)過程中，還要通過線路拓?fù)溥M(jìn)行約束，例如，DDR的時鐘走線，采用菊花鏈拓?fù)湫问?；?shù)據(jù)總線和地址總線通過走蛇行線進(jìn)行分組等長處理。元器件的布局也是影響信號的完整性的關(guān)鍵因素，例如，開關(guān)噪聲很大的電源就要距離數(shù)據(jù)總線遠(yuǎn)些，以降低EMI對總線上信號沿的干擾。影響板級信號完整性的一個重要的因素就是阻抗匹配或者說是阻抗的不連續(xù)，從示波器中觀察到的現(xiàn)象就是反射波和振鈴波，在設(shè)計(jì)過程中時刻注意印制板上線寬的變化，終端網(wǎng)絡(luò)的匹配情況等，因?yàn)檫@些都是影響阻抗變化的因素。對于串?dāng)_這類問題，通常的做法是采取3-W原則，即從線條的中心線到中心線的間距必須是印制線條寬度的三倍[5]。

3 性能分析

3.1 處理性能分析

一個通用的信號處理平臺的主要性能要從兩方面入手，一是核心處理器件的數(shù)據(jù)運(yùn)算能力，二是信號處理平臺的傳輸帶寬。由于本方案在應(yīng)用過程中只是涉及了多個信號處理平臺通過交換/管理單元進(jìn)行互聯(lián)，處理性能是指信號處理單元的處理器性能（即每秒處理指令能力）和處理器通過背板互聯(lián)與交換/管理模塊的總線帶寬。其中，在信號處理器的性能如表1所示。

表1 信號處理器的性能分析

內(nèi)核

名稱 內(nèi)核

數(shù)量 運(yùn)行

頻率 單位頻率性能（s） 處理器性能

C64+ 3 1.2 GHz 28800 MIPS 9600Mbps/Sendprint

由表1可知，信號處理器的最高性能可達(dá)9600Mbps/S，約為普遍單處理器的3倍。

3.2 傳輸性能分析

傳輸性能分為數(shù)據(jù)層傳輸性能、控制層傳輸性能，具體如表2所示。

表2 信號處理平臺傳輸帶寬

應(yīng)用層 接口類型 單通道速率 通道數(shù) 總線帶寬

數(shù)據(jù)層 4×SRIO 6.25Gbit/s 4 25 Gbit/s

控制層 SGMII 1.25Gbit/s 2 2.5Gbit/s

由表2所知，數(shù)據(jù)層的傳輸帶寬為25Gbps，控制層的傳輸帶寬為2.5Gbps，每一層的傳輸帶寬均比現(xiàn)役軟件無線電電臺信號處理平臺的帶寬有了數(shù)量級的提升。

4 結(jié)論

本文對目前軟件無線電信號處理平臺的需求進(jìn)行了深入的分析，通過剖析OpenVPX系統(tǒng)總線標(biāo)準(zhǔn)的架構(gòu)形式、組成原理，構(gòu)建了一種新型的高速信號處理器平臺，平臺采用RapidIO總線作為平臺內(nèi)部各功能模塊通信的基本通路，同時，RapidIO總線也作為平臺與平臺間的高速數(shù)據(jù)通道，SGMII總線作為控制總線。平臺既能保證了具有高傳輸帶寬、高速處理能力，又達(dá)到了平臺間大數(shù)據(jù)量的吞吐能力。處理平臺的總體架構(gòu)形式與模塊接口定義滿足OpenVPX系統(tǒng)總線標(biāo)準(zhǔn)，具有通用化、系列化、模塊化的特點(diǎn)。該平臺可滿足軟件無線電通信電臺的使用需求，還可以廣泛應(yīng)用于雷達(dá)，電子對抗，圖像處理等高性能的信號處理系統(tǒng)中。

參考文獻(xiàn)

[1]楊小牛，樓才義，徐建良.軟件無線電技術(shù)與應(yīng)用[M].北京：北京理工大學(xué)出版社，2010.

[2]ANSI/VITA46.0-2007，American National Standard for VPX Baseline Standard [S]， 2007.

[3]ANSI/VITA65-2010，OpenVPXTM System Specification[S].2010.

[4]Cadence 高速電路板設(shè)計(jì)與仿真[M].周潤景，袁偉亭，編著.北京：電子工業(yè)出版社，2006.

[5]Mark I.Montrose. Printed Circuit Board Design Techniques For EMC Compliance [M] 2006.

作者簡介

賈福山（1983-），男，廣東廣州人，工程師，哈爾濱理工大學(xué)，測試計(jì)量技術(shù)及儀器，主要從事寬帶數(shù)字信號處理平臺的設(shè)計(jì)工作。endprint

由表1可知，信號處理器的最高性能可達(dá)9600Mbps/S，約為普遍單處理器的3倍。

3.2 傳輸性能分析

傳輸性能分為數(shù)據(jù)層傳輸性能、控制層傳輸性能，具體如表2所示。

表2 信號處理平臺傳輸帶寬

應(yīng)用層 接口類型 單通道速率 通道數(shù) 總線帶寬

數(shù)據(jù)層 4×SRIO 6.25Gbit/s 4 25 Gbit/s

控制層 SGMII 1.25Gbit/s 2 2.5Gbit/s

由表2所知，數(shù)據(jù)層的傳輸帶寬為25Gbps，控制層的傳輸帶寬為2.5Gbps，每一層的傳輸帶寬均比現(xiàn)役軟件無線電電臺信號處理平臺的帶寬有了數(shù)量級的提升。

4 結(jié)論

本文對目前軟件無線電信號處理平臺的需求進(jìn)行了深入的分析，通過剖析OpenVPX系統(tǒng)總線標(biāo)準(zhǔn)的架構(gòu)形式、組成原理，構(gòu)建了一種新型的高速信號處理器平臺，平臺采用RapidIO總線作為平臺內(nèi)部各功能模塊通信的基本通路，同時，RapidIO總線也作為平臺與平臺間的高速數(shù)據(jù)通道，SGMII總線作為控制總線。平臺既能保證了具有高傳輸帶寬、高速處理能力，又達(dá)到了平臺間大數(shù)據(jù)量的吞吐能力。處理平臺的總體架構(gòu)形式與模塊接口定義滿足OpenVPX系統(tǒng)總線標(biāo)準(zhǔn)，具有通用化、系列化、模塊化的特點(diǎn)。該平臺可滿足軟件無線電通信電臺的使用需求，還可以廣泛應(yīng)用于雷達(dá)，電子對抗，圖像處理等高性能的信號處理系統(tǒng)中。

參考文獻(xiàn)

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[5]Mark I.Montrose. Printed Circuit Board Design Techniques For EMC Compliance [M] 2006.

作者簡介

賈福山（1983-），男，廣東廣州人，工程師，哈爾濱理工大學(xué)，測試計(jì)量技術(shù)及儀器，主要從事寬帶數(shù)字信號處理平臺的設(shè)計(jì)工作。endprint

由表1可知，信號處理器的最高性能可達(dá)9600Mbps/S，約為普遍單處理器的3倍。

3.2 傳輸性能分析

傳輸性能分為數(shù)據(jù)層傳輸性能、控制層傳輸性能，具體如表2所示。

表2 信號處理平臺傳輸帶寬

應(yīng)用層 接口類型 單通道速率 通道數(shù) 總線帶寬

數(shù)據(jù)層 4×SRIO 6.25Gbit/s 4 25 Gbit/s

控制層 SGMII 1.25Gbit/s 2 2.5Gbit/s

由表2所知，數(shù)據(jù)層的傳輸帶寬為25Gbps，控制層的傳輸帶寬為2.5Gbps，每一層的傳輸帶寬均比現(xiàn)役軟件無線電電臺信號處理平臺的帶寬有了數(shù)量級的提升。

4 結(jié)論

本文對目前軟件無線電信號處理平臺的需求進(jìn)行了深入的分析，通過剖析OpenVPX系統(tǒng)總線標(biāo)準(zhǔn)的架構(gòu)形式、組成原理，構(gòu)建了一種新型的高速信號處理器平臺，平臺采用RapidIO總線作為平臺內(nèi)部各功能模塊通信的基本通路，同時，RapidIO總線也作為平臺與平臺間的高速數(shù)據(jù)通道，SGMII總線作為控制總線。平臺既能保證了具有高傳輸帶寬、高速處理能力，又達(dá)到了平臺間大數(shù)據(jù)量的吞吐能力。處理平臺的總體架構(gòu)形式與模塊接口定義滿足OpenVPX系統(tǒng)總線標(biāo)準(zhǔn)，具有通用化、系列化、模塊化的特點(diǎn)。該平臺可滿足軟件無線電通信電臺的使用需求，還可以廣泛應(yīng)用于雷達(dá)，電子對抗，圖像處理等高性能的信號處理系統(tǒng)中。

參考文獻(xiàn)

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[4]Cadence 高速電路板設(shè)計(jì)與仿真[M].周潤景，袁偉亭，編著.北京：電子工業(yè)出版社，2006.

[5]Mark I.Montrose. Printed Circuit Board Design Techniques For EMC Compliance [M] 2006.

作者簡介

賈福山（1983-），男，廣東廣州人，工程師，哈爾濱理工大學(xué)，測試計(jì)量技術(shù)及儀器，主要從事寬帶數(shù)字信號處理平臺的設(shè)計(jì)工作。endprint