一種通用聲吶信號(hào)源的設(shè)計(jì)

江先軍

摘 要： 在設(shè)計(jì)主動(dòng)聲吶系統(tǒng)時(shí)，為了使聲吶系統(tǒng)能夠在不同的工作環(huán)境中達(dá)到最佳效果，需要設(shè)計(jì)相應(yīng)的聲吶波形。采用ADI公司DDS芯片AD9959設(shè)計(jì)了一種可編程的通用多通道聲吶信號(hào)源，可生成任意的聲吶信號(hào)波形，其具有十分重要的應(yīng)用前景。

關(guān)鍵詞： AD9959； 可編程聲吶信號(hào)源； 同步設(shè)計(jì)； 主動(dòng)聲吶系統(tǒng)

中圖分類(lèi)號(hào)： TN911.7?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）11?0068?04

Abstract： In the design of active sonar system， in order to make the sonar system working in different environment achieve the best effect， the appropriate sonar signal waveform needs to be designed. A programmable general multi?channel sonar signal source was designed on the basis of DDS chip AD9959 made by ADI. It can generate arbitrary sonar sigal waveform， and has a bright application prospect.

Keywords： AD9959； programmable sonar signal source； synchronous design； active sonar system

0 引 言

主動(dòng)聲吶是由聲吶站向水介質(zhì)中發(fā)射特定波形的聲波，利用聲納站收到的回波信號(hào)來(lái)探測(cè)和識(shí)別目標(biāo)，并測(cè)定目標(biāo)的方位，距離以及運(yùn)動(dòng)參數(shù)，所謂特定波形的聲能是指具有特定的頻率，特定的調(diào)制方式以及脈沖長(zhǎng)度等的聲波信號(hào)[1]。隨著聲吶技術(shù)的發(fā)展，主動(dòng)聲吶應(yīng)用領(lǐng)域也越來(lái)越廣泛，根據(jù)不同的應(yīng)用任務(wù)和目的，主動(dòng)聲吶發(fā)射波形設(shè)計(jì)也各不一樣，目前常用的主動(dòng)聲吶按信號(hào)波形分類(lèi)為脈沖聲吶、連續(xù)調(diào)頻聲吶、階梯調(diào)頻聲吶、雙曲線(xiàn)調(diào)頻聲吶、編碼聲吶等，另外為了提高主動(dòng)聲吶的作用距離，又能較精確地確定目標(biāo)的方位，現(xiàn)常采用相控陣發(fā)射技術(shù)，即在聲吶信號(hào)源中采用了多波束技術(shù)，這些都對(duì)聲吶信號(hào)源設(shè)計(jì)提出了更高的要求。本文旨在提出一種基于ADI公司DDS芯片AD9959設(shè)計(jì)的一種通用聲吶信號(hào)源，詳細(xì)介紹了其軟硬件設(shè)計(jì)，聲吶信號(hào)源具有多通道同步且波形獨(dú)立可調(diào)，不僅能滿(mǎn)足相控陣發(fā)射信號(hào)源要求，而且其各通道信號(hào)頻率、脈沖寬度、重復(fù)周期、幅值、相位等獨(dú)立可調(diào)，還能實(shí)現(xiàn)線(xiàn)性調(diào)頻、調(diào)相、調(diào)幅，從而滿(mǎn)足各種波形類(lèi)型的主動(dòng)聲吶的要求。其輸出頻率能達(dá)到幾百M(fèi)Hz，還能應(yīng)用于雷達(dá)領(lǐng)域，作為雷達(dá)信號(hào)源，具有較好的應(yīng)用前景[2]。

1 聲吶信號(hào)源硬件設(shè)計(jì)

本文設(shè)計(jì)的通用聲吶信號(hào)源硬件是以ADI公司的多片DDS芯片AD9959為中心， 結(jié)合計(jì)算機(jī)、單片機(jī)和FPGA構(gòu)成的通用主控電路、時(shí)鐘分配及同步電路、信號(hào)調(diào)理電路以及模式顯示電路構(gòu)成。信號(hào)模式參數(shù)由計(jì)算機(jī)通過(guò)RS 232串口進(jìn)行發(fā)送，先由單片機(jī)接收，經(jīng)單片機(jī)初步處理后發(fā)往FPGA，F(xiàn)PGA再根據(jù)所接收參數(shù)控制多片AD9959 完成相應(yīng)的信號(hào)輸出，時(shí)鐘分配及同步電路利用兩片時(shí)鐘分配芯片AD9510分別為多片AD9959芯片提供同樣的參考時(shí)鐘以及同步時(shí)鐘，實(shí)現(xiàn)多片AD9959芯片間各通道信號(hào)同步。由于在聲吶系統(tǒng)的實(shí)際應(yīng)用中，大部分采用脈沖聲吶信號(hào)，因此FPGA還完成了一定的脈沖輸出功能，對(duì)AD9959輸出的連續(xù)波進(jìn)行調(diào)制，形成所需的脈沖調(diào)制信號(hào)。

1.1 AD9959芯片介紹

AD9959 芯片是一款性?xún)r(jià)比高、集成度高、功耗低的四通道DDS芯片，其芯片內(nèi)部結(jié)構(gòu)如圖1所示。

具有如下特點(diǎn)：四個(gè)DDS通道且其頻率、相位、幅度獨(dú)立可調(diào)，擁有單獨(dú)的控制字，能靈活地提供高分辨率的頻率、相位、幅度控制，通道之間隔離度大于65 dB，產(chǎn)生信號(hào)頻率范圍廣、信號(hào)穩(wěn)定；具有眾多的工作方式，除了單頻工作方式外，還具備多種調(diào)制工作方式（包括FSK，PSK，ASK） 和線(xiàn)性?huà)呙璺绞剑òl率掃描、相位掃描、幅度掃描）[3]；通過(guò)串行I/O口形成的增強(qiáng)型SPI串口提供了多種配置功能，同傳統(tǒng)的DDS器件是兼容的；具有低功耗的特點(diǎn)，還可通過(guò)軟硬件控制省電方式；提供的PLL倍頻器可以通過(guò)軟件編程在4～20之間設(shè)定，使得最大可輸出200 MHz頻率信號(hào)；采用一個(gè)公用的參考時(shí)鐘可同步四個(gè)獨(dú)立的DDS通道，另外還具備多芯片同步功能，方便了信號(hào)通道的擴(kuò)展，避免了由于器件差異引起的時(shí)鐘同步困難的問(wèn)題。因?yàn)槠渚哂腥缟系奶攸c(diǎn)，所以目前被廣泛地應(yīng)用于聲吶以及雷達(dá)領(lǐng)域中[4]。

1.2 聲吶信號(hào)源構(gòu)成及工作原理

用戶(hù)通過(guò)計(jì)算機(jī)設(shè)置所要產(chǎn)生信號(hào)的參數(shù)，并通過(guò)RS 232串口將其傳輸給單片機(jī)，單片機(jī)對(duì)信號(hào)參數(shù)進(jìn)行初步處理并控制顯示模塊顯示當(dāng)前狀態(tài)信息，最后將處理后參數(shù)傳輸給FPGA，F(xiàn)PGA接收到信號(hào)參數(shù)后通過(guò)控制各個(gè)波形發(fā)生模塊產(chǎn)生所需要的信號(hào)，F(xiàn)PGA還可作為脈沖發(fā)生器，對(duì)波形發(fā)生模塊發(fā)出的連續(xù)波進(jìn)行調(diào)制，從而形成脈沖調(diào)制信號(hào)；波形發(fā)生模塊利用DDS技術(shù)，采用ADI公司的DDS芯片AD9959產(chǎn)生信號(hào)，同步模塊使得多片AD9959芯片嚴(yán)格保持同步，由于AD9959芯片產(chǎn)生的是差分電流信號(hào)，因此后面的信號(hào)調(diào)理電路第一級(jí)為I/V變換器，將差分電流信號(hào)轉(zhuǎn)換為單端電壓信號(hào)，再次為了增強(qiáng)聲吶信號(hào)源的驅(qū)動(dòng)能力，采用推免式功率放大電路提高聲吶信號(hào)源的輸出驅(qū)動(dòng)能力[5]。聲吶信號(hào)源硬件結(jié)構(gòu)框如圖2所示。

1.3 多路信號(hào)同步設(shè)計(jì)

由于此設(shè)計(jì)為多通道信號(hào)源，因此需使用多片AD9959芯片實(shí)現(xiàn)，使它們協(xié)同工作同步輸出多路信號(hào)，多個(gè)芯片各通道之間的同步設(shè)計(jì)是關(guān)鍵。信號(hào)源各通道的同步由圖2中同步模塊協(xié)調(diào)完成，其可保證各通道輸出信號(hào)的頻率、相位的同步。

各通道輸出頻率的一致性主要由各芯片所使用外部參考時(shí)鐘一致性決定，因此這里采用一片AD9510時(shí)鐘分配芯片為多片AD9959芯片提供參考時(shí)鐘，如圖3所示，AD9510芯片外接一個(gè)無(wú)源晶振，內(nèi)部產(chǎn)生多路頻率信號(hào)輸出給各片AD9959芯片作為參考時(shí)鐘，從而能保證頻率的一致性。

相位的一致性取決于單個(gè)AD9959芯片內(nèi)部4個(gè)通道信號(hào)的相位同步以及多片AD9959芯片之間的信號(hào)相位同步。單片AD9959芯片內(nèi)部利用一個(gè)公用的參考時(shí)鐘實(shí)現(xiàn)了四個(gè)獨(dú)立的DDS 通道的相位同步，所以本聲吶信號(hào)源的多通道相位同步設(shè)計(jì)的主要難點(diǎn)在于實(shí)現(xiàn)多片AD9959芯片之間的相位同步[6]。而多片AD9959芯片的相位同步設(shè)計(jì)主要在于多片AD9959芯片內(nèi)部時(shí)序同步、各芯片外部參考時(shí)鐘同步、輸入端口I/O_UPDATE以及P0～P3的輸入控制信號(hào)必須與AD9959芯片輸出的SYNC_CLK時(shí)鐘信號(hào)同步。這里詳細(xì)介紹四片AD9959實(shí)現(xiàn)16通道信號(hào)源同步設(shè)計(jì)，如圖3所示，在硬件電路設(shè)計(jì)時(shí)，將一片AD9510的四個(gè)輸出給四片AD9959芯片提供參考時(shí)鐘，保證了其外部參考時(shí)鐘同步；然后將主AD9959芯片的SYNC_OUT輸出引腳直接連接至另一片AD9510芯片的時(shí)鐘輸入端，再將AD9510芯片輸出連接到另外三片從AD9959芯片的SYNC_IN輸入引腳，從而保證了四片AD9959芯片之間時(shí)序同步；最后將各AD9959芯片SYNC_CLK引腳輸出時(shí)鐘給各主控制器FPGA，從而實(shí)現(xiàn)FPGA輸出給AD9959芯片輸入端口I/O_UPDATE和P0～P3的控制信號(hào)與SYNC_CLK信號(hào)同步[7]。

另外在進(jìn)行PCB板制作時(shí)，四片AD9959均勻排列，兩片AD9510分布于AD9959芯片周?chē)?，布線(xiàn)時(shí)采用蛇形差分方式走線(xiàn)，保證各個(gè)AD9959芯片到AD9510時(shí)鐘分配輸出端口距離相等， 以確保各通道信號(hào)發(fā)生的同步。

1.4 AD9959控制接口

AD9959的控制接口分為三類(lèi)，分別為通信接口、調(diào)制方式設(shè)置接口以及其他接口。

其中通信接口為增強(qiáng)型SPI接口，用于FPGA操作AD9959的寄存器，由AD9959的SCLK和SDIO_0：3共5個(gè)I/O口實(shí)現(xiàn)，SCLK為串行傳輸數(shù)據(jù)的時(shí)鐘輸入端，在該端的上升沿觸發(fā)時(shí)，F(xiàn)PGA向AD9959寫(xiě)入?yún)?shù)，在其下降沿時(shí)可讀出數(shù)據(jù)，此設(shè)計(jì)FPGA不向AD9959讀數(shù)據(jù)；SDIO_0：3為串行數(shù)據(jù)傳輸引腳，用于FPGA向AD9959寫(xiě)入數(shù)據(jù)。由于AD9959有四個(gè)串行傳輸數(shù)據(jù)引腳（SDIO_0：3），因此可通過(guò)配置AD9959的寄存器CSR<2：1>來(lái)實(shí)現(xiàn)最多達(dá)四種串行傳輸數(shù)據(jù)模式，分別是單比特兩線(xiàn)模式，單比特三線(xiàn)模式，雙比特模式和四比特模式。本設(shè)計(jì)的聲吶信號(hào)源設(shè)置寄存器CSR<2：1>為11，采用4 b模式，SDIO_0：3四個(gè)引腳同時(shí)作為數(shù)據(jù)傳輸引腳，這樣每個(gè)時(shí)鐘周期可傳輸四位數(shù)據(jù)，故傳送1 B的數(shù)據(jù)信息只需要兩個(gè)時(shí)鐘周期，提高了系統(tǒng)的響應(yīng)速度。

調(diào)制方式設(shè)置接口由P0～P3組成，用于控制調(diào)制方式（不調(diào)制、調(diào)頻、調(diào)相、調(diào)幅）以及調(diào)制模式（2級(jí)調(diào)制、4級(jí)調(diào)制、8級(jí)調(diào)制、16級(jí)調(diào)制以及掃頻模式）的選擇，這四個(gè)引腳中的任何一個(gè)引腳信號(hào)的變化都能觸發(fā)芯片將串行口緩存器中數(shù)據(jù)更新到激活的寄存器中，與I/O_UPDATE信號(hào)的上升沿作用相當(dāng)，這幾個(gè)端信號(hào)變化必須與SYNC_CLK信號(hào)保持同步，并要滿(mǎn)足建立時(shí)間與保持時(shí)間的要求。

其他接口主要有：PWR_DWN _CYL為外部電源掉電控制引腳，設(shè)置為1時(shí)支持外部開(kāi)關(guān)，為0時(shí)不支持，本設(shè)計(jì)為不支持；CLK _MODE_SEL 為外接頻率源選擇口線(xiàn)，可以選擇接時(shí)鐘源振蕩器（0）或晶振（1），這里設(shè)置為0，選擇外接時(shí)鐘源，由AD9510提供外部參考時(shí)鐘信號(hào)；I/O _UPDATE為寄存器更新時(shí)的觸發(fā)信號(hào)；/CS 為片選信號(hào)，使得多片AD9959芯片可分時(shí)共用FPGA的同一組SPI串口；SYNC_CLK是用來(lái)同步多片AD9959芯片以及外圍的FPGA。

2 聲吶信號(hào)源軟件設(shè)計(jì)

根據(jù)控制命令傳輸?shù)耐緩揭来谓榻B此信號(hào)源軟件設(shè)計(jì)，主要包括上位機(jī)程序設(shè)計(jì)、單片機(jī)程序設(shè)計(jì)和FPGA程序設(shè)計(jì)。

2.1 上位機(jī)程序設(shè)計(jì)

上位機(jī)軟件主要完成信號(hào)參數(shù)的配置以及將數(shù)據(jù)通過(guò)RS 232串口發(fā)送到單片機(jī)，并接收處理單片機(jī)返回的應(yīng)答信息，顯示當(dāng)前狀態(tài)等功能。上位機(jī)程序采用MFC編寫(xiě)，界面上可以輸入生成常用聲吶信號(hào)的各種參數(shù)，比如各通道的信號(hào)頻率、相位延時(shí)、脈沖寬度、信號(hào)周期等，由于目前常用的聲吶信號(hào)有單頻信號(hào)（CW）、線(xiàn)性調(diào)頻信號(hào)（LFM）和正弦調(diào)頻信號(hào)（SFM）等，用戶(hù)還可以通過(guò)下拉列表選擇常用聲吶信號(hào)。軟件中利用了Microsoft公司提供的簡(jiǎn)化Windows下串行通信編程的ActiveX控件（簡(jiǎn)稱(chēng)MSComm控件）實(shí)現(xiàn)與單片機(jī)之間串口通信功能。上位機(jī)軟件流程如圖4所示。

2.2 單片機(jī)程序設(shè)計(jì)

單片機(jī)程序?qū)崿F(xiàn)的功能主要包括與計(jì)算機(jī)通信、參數(shù)的初步處理、狀態(tài)顯示以及與FPGA數(shù)據(jù)交換等功能。程序流程如圖5所示，首先進(jìn)行單片機(jī)初始化設(shè)置，包括串口初始化、狀態(tài)參數(shù)初始化等，然后打開(kāi)串口接收中斷，最后進(jìn)入無(wú)限循環(huán)刷新?tīng)顟B(tài)參數(shù)顯示。當(dāng)串口收到數(shù)據(jù)后，進(jìn)入中斷服務(wù)程序，首先關(guān)閉中斷，在中斷服務(wù)程序中完成上位機(jī)發(fā)送數(shù)據(jù)的接收，并給上位機(jī)返回應(yīng)答信息，進(jìn)行數(shù)據(jù)預(yù)處理，更新?tīng)顟B(tài)參數(shù)，并將預(yù)處理后信息參數(shù)傳輸給FPGA，最后再打開(kāi)中斷并退出中斷服務(wù)程序。

2.3 FPGA程序設(shè)計(jì)

聲吶信號(hào)源中，采用了Altera公司的低成本Cyclone系列的FPGA，型號(hào)為EP1C12F256I8N，性?xún)r(jià)比高，能滿(mǎn)足本聲吶信號(hào)源的需求。使用FPGA作為控制器設(shè)計(jì)系統(tǒng)，當(dāng)系統(tǒng)需求改變時(shí)，不需進(jìn)行硬件的更改，只需適當(dāng)修改FPGA內(nèi)部程序即可，因此使用非常方便靈活，本聲吶信號(hào)源具有較好的可維護(hù)性和擴(kuò)展性。

FPGA程序主要完成了接收單片機(jī)發(fā)送來(lái)的指令信息并根據(jù)指令完成對(duì)AD9959各通道的頻率、相位、幅度控制。AD9959芯片中每個(gè)DDS通道輸出的信號(hào)頻率都由32位頻率分辨率控制字決定，其輸出頻率可以通過(guò)下式來(lái)計(jì)算：

[f0=FTW?fs232， 0≤FTW≤231]

式中：[fs]為系統(tǒng)采樣時(shí)鐘；[FTW]為頻率控制字；[f0]為DDS 輸出信號(hào)頻率。此外每個(gè)DDS通道都由14位相位控制字和10位幅度控制字決定其相位和幅值，其輸出相位和幅度可通過(guò)下式計(jì)算：

[φ=POW214×360°，] POW表示相位控制字

[A=ACR210×Vmax，] ACR表示幅度控制字

FPGA發(fā)送命令操作AD9959是通過(guò)讀寫(xiě)其寄存器實(shí)現(xiàn)的，所操作寄存器地址為0x03～0x18，為4個(gè)DDS通道所共享，當(dāng)需要進(jìn)行各個(gè)通道單獨(dú)控制時(shí)，需設(shè)置其中通道寄存器CSR<7：4>的值。FPGA向AD9959發(fā)送控制命令分為指令階段和數(shù)據(jù)階段，指令階段規(guī)定了是讀操作還是寫(xiě)操作，并且指定了要操作的寄存器地址，格式見(jiàn)表1，最高位MSB為1表示讀，為0表示寫(xiě)，最低5位表示了所要操作的寄存器地址，取值為0x03～0x18，D6：D5為預(yù)留位，暫不使用。

3 結(jié) 語(yǔ)

此聲吶信號(hào)源很好利用了AD9959芯片的特點(diǎn)，以多片AD9959芯片為核心，采用單片機(jī)和FPGA作為主控電路，實(shí)現(xiàn)了一種可編程產(chǎn)生任意波形的多通道通用信號(hào)源，其體積小、功耗低、成本低、人機(jī)交互良好，而且輸出信號(hào)頻率范圍廣，信號(hào)穩(wěn)定，頻率、相位和幅度分辨率高，可滿(mǎn)足主動(dòng)聲吶在不同環(huán)境中對(duì)聲吶波形的需求，具有較好的應(yīng)用前景。

參考文獻(xiàn)

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[2] 王志明，高梅國(guó)，商蓉蓉.一種基于DDS技術(shù)的新型寬帶雷達(dá)信號(hào)源的設(shè)計(jì)[J].通信設(shè)備，2006，22（9）：58?60.

[3] 陳嘉佳，潘志浩，王天麟.一種基于DDS芯片AD9959的高精度信號(hào)發(fā)生器[J].自動(dòng)化儀表，2007，28（4）：50?53.

[4] Analog Device Inc. AD9959 datasheet [R]. USA： Analog Device Inc， 2005.

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[7] 李冰，楊其華，劉鋼海.基于DDS的8通道同步寬帶信號(hào)源設(shè)計(jì)[J].電子技術(shù)，2008，2（3）：33?36.

FPGA程序主要完成了接收單片機(jī)發(fā)送來(lái)的指令信息并根據(jù)指令完成對(duì)AD9959各通道的頻率、相位、幅度控制。AD9959芯片中每個(gè)DDS通道輸出的信號(hào)頻率都由32位頻率分辨率控制字決定，其輸出頻率可以通過(guò)下式來(lái)計(jì)算：

[f0=FTW?fs232， 0≤FTW≤231]

式中：[fs]為系統(tǒng)采樣時(shí)鐘；[FTW]為頻率控制字；[f0]為DDS 輸出信號(hào)頻率。此外每個(gè)DDS通道都由14位相位控制字和10位幅度控制字決定其相位和幅值，其輸出相位和幅度可通過(guò)下式計(jì)算：

[φ=POW214×360°，] POW表示相位控制字

[A=ACR210×Vmax，] ACR表示幅度控制字

FPGA發(fā)送命令操作AD9959是通過(guò)讀寫(xiě)其寄存器實(shí)現(xiàn)的，所操作寄存器地址為0x03～0x18，為4個(gè)DDS通道所共享，當(dāng)需要進(jìn)行各個(gè)通道單獨(dú)控制時(shí)，需設(shè)置其中通道寄存器CSR<7：4>的值。FPGA向AD9959發(fā)送控制命令分為指令階段和數(shù)據(jù)階段，指令階段規(guī)定了是讀操作還是寫(xiě)操作，并且指定了要操作的寄存器地址，格式見(jiàn)表1，最高位MSB為1表示讀，為0表示寫(xiě)，最低5位表示了所要操作的寄存器地址，取值為0x03～0x18，D6：D5為預(yù)留位，暫不使用。

3 結(jié) 語(yǔ)

此聲吶信號(hào)源很好利用了AD9959芯片的特點(diǎn)，以多片AD9959芯片為核心，采用單片機(jī)和FPGA作為主控電路，實(shí)現(xiàn)了一種可編程產(chǎn)生任意波形的多通道通用信號(hào)源，其體積小、功耗低、成本低、人機(jī)交互良好，而且輸出信號(hào)頻率范圍廣，信號(hào)穩(wěn)定，頻率、相位和幅度分辨率高，可滿(mǎn)足主動(dòng)聲吶在不同環(huán)境中對(duì)聲吶波形的需求，具有較好的應(yīng)用前景。

參考文獻(xiàn)

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FPGA程序主要完成了接收單片機(jī)發(fā)送來(lái)的指令信息并根據(jù)指令完成對(duì)AD9959各通道的頻率、相位、幅度控制。AD9959芯片中每個(gè)DDS通道輸出的信號(hào)頻率都由32位頻率分辨率控制字決定，其輸出頻率可以通過(guò)下式來(lái)計(jì)算：

[f0=FTW?fs232， 0≤FTW≤231]

式中：[fs]為系統(tǒng)采樣時(shí)鐘；[FTW]為頻率控制字；[f0]為DDS 輸出信號(hào)頻率。此外每個(gè)DDS通道都由14位相位控制字和10位幅度控制字決定其相位和幅值，其輸出相位和幅度可通過(guò)下式計(jì)算：

[φ=POW214×360°，] POW表示相位控制字

[A=ACR210×Vmax，] ACR表示幅度控制字

FPGA發(fā)送命令操作AD9959是通過(guò)讀寫(xiě)其寄存器實(shí)現(xiàn)的，所操作寄存器地址為0x03～0x18，為4個(gè)DDS通道所共享，當(dāng)需要進(jìn)行各個(gè)通道單獨(dú)控制時(shí)，需設(shè)置其中通道寄存器CSR<7：4>的值。FPGA向AD9959發(fā)送控制命令分為指令階段和數(shù)據(jù)階段，指令階段規(guī)定了是讀操作還是寫(xiě)操作，并且指定了要操作的寄存器地址，格式見(jiàn)表1，最高位MSB為1表示讀，為0表示寫(xiě)，最低5位表示了所要操作的寄存器地址，取值為0x03～0x18，D6：D5為預(yù)留位，暫不使用。

3 結(jié) 語(yǔ)

此聲吶信號(hào)源很好利用了AD9959芯片的特點(diǎn)，以多片AD9959芯片為核心，采用單片機(jī)和FPGA作為主控電路，實(shí)現(xiàn)了一種可編程產(chǎn)生任意波形的多通道通用信號(hào)源，其體積小、功耗低、成本低、人機(jī)交互良好，而且輸出信號(hào)頻率范圍廣，信號(hào)穩(wěn)定，頻率、相位和幅度分辨率高，可滿(mǎn)足主動(dòng)聲吶在不同環(huán)境中對(duì)聲吶波形的需求，具有較好的應(yīng)用前景。

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