JESD204B接口協(xié)議中的加擾電路設(shè)計

霍興華，姚亞峰，賈茜茜，陳 登

(中國地質(zhì)大學(武漢)機械與電子信息學院，湖北武漢430074)

JESD204B接口協(xié)議中的加擾電路設(shè)計

霍興華，姚亞峰，賈茜茜，陳 登

(中國地質(zhì)大學(武漢)機械與電子信息學院，湖北武漢430074)

數(shù)據(jù)加擾有助于避免在高速串行傳輸中出現(xiàn)頻譜雜散，對JESD204B協(xié)議規(guī)定的加擾電路進行了具體設(shè)計和實現(xiàn)。首先詳細描述了協(xié)議要求，以8位并行加擾為例闡述了自同步加擾和解擾的電路原理，最后根據(jù)解擾器輸出狀態(tài)與初始狀態(tài)值有關(guān)這一問題提出了改進的電路結(jié)構(gòu)以及關(guān)鍵設(shè)計代碼。仿真結(jié)果表明，該改進電路完全滿足協(xié)議要求，可應用于JESD204B規(guī)范的高速串行接口電路設(shè)計。

JESD204B;Serdes接口;自同步擾碼與解擾;并行擾碼與解擾

JESD204B協(xié)議是2011年修訂的一種用于數(shù)據(jù)轉(zhuǎn)換器和邏輯器件內(nèi)部互連的行業(yè)新標準，可同時支持多通道同步和串行傳輸，最高傳輸速率可達12.5 Gbit/s。該協(xié)議提供了一組先進功能，為整個電子行業(yè)的高速數(shù)據(jù)采集提供了一種新的設(shè)計方法［1］。

協(xié)議規(guī)定的擾碼與解擾電路位于數(shù)據(jù)傳輸層與數(shù)據(jù)鏈路層之間。在傳輸層數(shù)據(jù)成幀之后，則可以對數(shù)據(jù)進行擾碼。擾碼可以有效防止連續(xù)的相同字節(jié)之間的相關(guān)性，防止在模擬域出現(xiàn)相關(guān)雜散頻譜。雜散頻譜會引起電磁干擾，易導致數(shù)據(jù)產(chǎn)生誤碼，影響數(shù)據(jù)傳輸?shù)挠行?。同時擾碼還有利于鎖相環(huán)從比特流中順利提取時鐘信號，以及抑制信號傳輸時的直流分量等。

本文根據(jù)JESD204B協(xié)議規(guī)范，在詳細分析加擾電路原理的基礎(chǔ)上，具體設(shè)計和實現(xiàn)了一種自同步的并行擾碼與解擾電路。該設(shè)計通過添加使能信號，可以有效解決解擾電路最初的一些輸出值與線性反饋移位寄存器的初始狀態(tài)值有關(guān)的問題，方便收發(fā)兩端的同步。最后還給出了電路的關(guān)鍵設(shè)計代碼，仿真結(jié)果表明了該電路功能正確性和電路的可綜合性。

由于JESD204B是最近幾年才提出的一種高速串行接口電路規(guī)范，還沒有看到該協(xié)議所規(guī)定的加擾電路實現(xiàn)的相關(guān)文獻，因此本文對高速串行接口的加擾電路設(shè)計應具有一定參考作用。

1 設(shè)計原理

1.1 擾碼和解擾原理

擾碼通常是通過移位寄存器產(chǎn)生，而移位寄存器的階數(shù)由擾碼多項式?jīng)Q定。JESD204B協(xié)議規(guī)定擾碼多項式為1+x14+x15，故需采用15階移位寄存器。串行擾碼可分為同步擾碼和自同步擾碼［2］，兩者區(qū)別在于輸入到線性反饋移位寄存器的序列不同。同步擾碼的實質(zhì)是讓輸入比特與隨機數(shù)產(chǎn)生器所產(chǎn)生的一位隨機比特進行異或來產(chǎn)生擾碼的輸出比特，其原理如圖1所示。

圖1 同步串行擾碼原理框圖

JESD204B協(xié)議規(guī)定的擾碼方式需采用自同步擾碼方式，自同步的擾碼與解擾電路結(jié)構(gòu)如圖2所示。

可見，對于自同步串行擾碼，每次擾碼輸出都是由移位寄存器第13位和第14位比特進行異或，得到的結(jié)果再與輸入比特值進行異或而得到的。

圖2 自同步串行擾碼與解擾原理圖

由于傳輸層數(shù)據(jù)成幀之后，往往是以8位或16位數(shù)據(jù)進行并行傳輸?shù)?，所以必須在串行擾碼的基礎(chǔ)上，設(shè)計8位并行或16位并行的擾碼與解擾電路。下面將在串行擾碼表達式的基礎(chǔ)上推導并行擾碼的邏輯表達式。

串行擾碼每次只處理一個比特。在每個時鐘周期，移位寄存器只移一位［3］。對于串行擾碼，假設(shè)此刻輸入比特是bn，輸出比特是an，則移位寄存器s0中存儲的比特是 an-1，依此類推移位寄存器 s14中存儲的比特是an-15，因此an=bn+an-14+an-15。則下一個時刻的輸入比特是bn+1，輸出比特是an+1，此時移位寄存器s14中存儲的比特是an-14，因此an+1=bn+1+an-13+an-14。

對于處理寬度為8的并行擾碼過程，每次需處理8個比特。在每個時鐘周期，移位寄存器需移8位。假設(shè)此刻輸入8個比特bn+7，…，bn，利用上面的串行擾碼的推導，則有

式中:加號均為模二加。

下一個時刻，15階的移位寄存器狀態(tài)將由an-1，…，an-15變?yōu)閍n+7，…，anan-1，…，an-7，移動了8位?？梢钥闯鲚斎氲?比特bn+7，…，bn，經(jīng)并行擾碼之后變?yōu)閍n+7，…，an并行輸出。

對于解擾器來說，輸入的8比特就是擾碼之后的an+7，…，an，當an到達時，b'n=an+an-14+an-15。

依此類推

解擾是擾碼的逆過程，所以解擾結(jié)果必須與輸入數(shù)據(jù)相同才證明解擾是正確的，即b'n+7，…，b'n與bn+7，…，bn必須相同。

由上面兩組公式可以看出，只要保證擾碼器和解擾器中對應的各個移位寄存器中的值相同即可，即擾碼器的移位寄存器狀態(tài)與解擾器的移位寄存器狀態(tài)必須達到同步。由于協(xié)議中并沒有規(guī)定移位寄存器的初始值，所以要解決解擾器輸出與移位寄存器初始狀態(tài)值有關(guān)的問題。為了不讓解擾電路的輸出與初始狀態(tài)值有關(guān)，便于收發(fā)兩端的同步，下面給出一種改進的并行擾碼與解擾電路結(jié)構(gòu)。

1.2 改進的并行擾碼與解擾電路

前面已經(jīng)提到，協(xié)議規(guī)定的擾碼與解擾模塊位于數(shù)據(jù)傳輸層和數(shù)據(jù)鏈路層之間，在傳輸層數(shù)據(jù)成幀的過程中，發(fā)射器為了與接收器之間達到同步會在用戶數(shù)據(jù)前發(fā)送編碼數(shù)據(jù)同步序列和初始通道校準序列，協(xié)議要求在這兩種序列發(fā)送的過程中是不能進行擾碼的，在此過程中擾碼器和解擾器處于非工作狀態(tài)。另一方面，在用戶數(shù)據(jù)到達后，擾碼器和解擾器要開始工作，如果此時擾碼器與解擾器中移位寄存器的初始狀態(tài)值不同，會導致接收端不能正確恢復用戶數(shù)據(jù)前兩個字節(jié)值［4］。

為了避免前兩個字節(jié)值的丟失，在擾碼器與解擾器的移位寄存器同步之前，用戶數(shù)據(jù)前兩個字節(jié)可以在無擾碼操作的情況下傳輸，兩個字節(jié)之后，擾碼器與解擾器移位寄存器的狀態(tài)就會由用戶數(shù)據(jù)的前兩個字節(jié)所確定，這時能夠保證達到同步狀態(tài)。

基于以上考慮，提出一種帶使能信號的改進擾碼與解擾電路結(jié)構(gòu)［4］，如圖3所示。

此時擾碼器和解擾器都加入了一個使能控制信號。當en信號為低電平時，輸入不經(jīng)擾碼直接輸出;同理在接收端也不用解擾。兩個字節(jié)之后，擾碼器和解擾器移位寄存器中的狀態(tài)都是由輸入決定的確定值，此時可將en信號電平拉高，進行正常的擾碼與解擾操作。改進之后的擾碼與解擾公式為

圖3 帶使能信號的擾碼和解擾電路

2 設(shè)計實現(xiàn)

基于以上分析，以8位并行的改進擾碼和解擾為例，給出電路的關(guān)鍵Verilog設(shè)計代碼。

擾碼電路的關(guān)鍵Verilog代碼為

解碼電路的關(guān)鍵Verilog代碼為

3 仿真結(jié)果

用MODELSIM軟件對設(shè)計的并行擾碼和解擾電路進行了功能仿真。把擾碼電路和解擾電路串聯(lián)起來進行了仿真，仿真結(jié)果如圖4和圖5所示。

圖4 8位并行擾碼與解擾結(jié)果(截圖)

圖5 16位并行擾碼與解擾結(jié)果(截圖)

由仿真結(jié)果看出，無論是8位并行擾碼還是16位并行擾碼，前兩個字節(jié)都沒有被擾碼，當然也沒有被解擾，此時擾碼器的輸出和解擾器的輸出是相同的。從第3個字節(jié)開始，擾碼器和解擾器就進行了正常的擾碼與解擾。這樣的輸出結(jié)果正是協(xié)議的規(guī)范和要求。而解擾器的輸出與擾碼器的輸入是完全相同的，從而證明了電路擾碼和解擾功能的正確性。

用Design Compiler軟件對設(shè)計進行綜合，得到電路在面積、動態(tài)功耗、弛豫時間等方面的結(jié)果，如表1所示。

表1 電路綜合結(jié)果

由以上綜合結(jié)果可以看出，該電路功耗很低，至少可以運行于較高頻率，滿足協(xié)議對加擾電路的速度要求。

4 總結(jié)

根據(jù)JESD204B協(xié)議詳細分析了串、并行擾碼與解擾原理。針對解擾電路的輸出與移位寄存器的初始狀態(tài)值有關(guān)，提出了一種帶使能信號的改進的擾碼與解擾電路設(shè)計，并進行了Verilog實現(xiàn)。MODELSIM仿真和Design Compiler綜合表明了電路功能的正確性，電路性能指標也達到了協(xié)議要求。本文對JESD204B協(xié)議中的擾碼和解擾電路設(shè)計有一定參考作用。

［1］恩智半導體.JESD204A數(shù)據(jù)轉(zhuǎn)換器接口技術(shù)分析［R］.北京:NXPB.V.，2010.

［2］張立鵬，朱清新，青華平.100G以太網(wǎng)自同步并行擾碼算法實現(xiàn)［J］.通信技術(shù)，2010，43(5):135-137.

［3］陳序，楊龍，孟勇，等.基于SATA接口的并行擾碼實現(xiàn)［J］.電視技術(shù)，2013，37(19):71-73.

［4］JESD204B(Revision of JESD204A，April 2008)，Serial interface for data converters［S］.2011.

霍興華(1991-)，碩士生，主研高速SerDes接口電路設(shè)計、VLSI設(shè)計等;

姚亞峰(1970-)，博士，副教授，主研通信系統(tǒng)設(shè)計、VLSI設(shè)計等;

賈茜茜(1991-)，女，碩士生，主研數(shù)字信號處理、數(shù)字電路設(shè)計等;

陳 登(1990-)，碩士生，主研高速SerDes接口電路設(shè)計等。

Im plementation of Scrambler Circuit Based on JESD204B Interface Protocol

HUO Xinghua，YAO Yafeng，JIA Xixi，CHEN Deng
(Faculty of Mechanical＆Electronic Information，CUG，Wuhan 430074，China)

Data scrambling contributes to avoid spurious spectral in high-speed serial transmission.A scrambler circuit is designed and implemented in this article tomeet the JESD204B protocol.Firstly，a detailed description of the protocol requirements is given and the self-synchronizing scrambling and descrambling circuit principle is described by the example of eight parallel scrambling.At last，an improved circuit structure is proposed on the issue descrambler output relating to the initial state value and the key design code.Simulation results show that the circuit fullymeets requirements in the protocol and can be applied in high-speed interface circuit design specified in JESD204B.

JESD204B;Serdes interface;self-synchronous scrambling and descrambling;parallel scrambling and descrambling

TN919.3

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2014-04-03

【本文獻信息】霍興華，姚亞峰，賈茜茜，等.JESD204B接口協(xié)議中的加擾電路設(shè)計［J］.電視技術(shù)，2014，38(23).