基于DDS技術(shù)的Loran-C信號(hào)源的雜散信號(hào)抑制的分析與實(shí)現(xiàn)

皇甫江，華宇，李實(shí)鋒

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基于DDS技術(shù)的Loran-C信號(hào)源的雜散信號(hào)抑制的分析與實(shí)現(xiàn)

皇甫江1,2,3，華宇1,2，李實(shí)鋒1,2

（1. 中國科學(xué)院國家授時(shí)中心，西安 710600；2. 中國科學(xué)院精密導(dǎo)航定位與定時(shí)技術(shù)重點(diǎn)實(shí)驗(yàn)室，西安 710600；3. 中國科學(xué)院大學(xué)，北京 100049）

采用直接數(shù)字頻率合成（DDS）技術(shù)設(shè)計(jì)的Loran-C信號(hào)源，具有輸出雜散多且難以預(yù)測(cè)的缺點(diǎn)?；趯?duì)DDS基本原理的研究分析，針對(duì)DDS輸出信號(hào)存在的相位舍位雜散問題，對(duì)其關(guān)鍵部位的相位累加模塊進(jìn)行優(yōu)化設(shè)計(jì)，并基于FPGA技術(shù)，在QuartusⅡ環(huán)境下完成了對(duì)Loran-C信號(hào)源的實(shí)現(xiàn)與仿真驗(yàn)證。結(jié)果表明，通過優(yōu)化的設(shè)計(jì)算法能夠產(chǎn)生失真小，穩(wěn)定度好的輸出波形，從而驗(yàn)證了該方法抑制雜散的有效性與可行性。

羅蘭-C；直接數(shù)字頻率合成；相位舍位雜散；相位累加；現(xiàn)場(chǎng)可編程門陣列（FPGA）

0 引言

Loran-C信號(hào)源是Loran-C信號(hào)產(chǎn)生設(shè)備，其在Loran-C系統(tǒng)建設(shè)和Loran-C接收機(jī)研制與應(yīng)用中占有重要的地位[1]。直接數(shù)字頻率合成（DDS，direct digital frequency synthesis）作為第三代頻率合成技術(shù)，是從相位概念出發(fā)直接合成所需波形的一種新型頻率合成技術(shù)，它具有頻率轉(zhuǎn)換快、分辨率高、頻率合成范圍寬、相位噪聲低等優(yōu)點(diǎn)[2-3]。隨著微電子技術(shù)和數(shù)字集成電路的迅速發(fā)展，以及工程的實(shí)際需要，DDS技術(shù)越來越顯現(xiàn)其某些性能優(yōu)于傳統(tǒng)的頻率合成技術(shù)，使得DDS成為優(yōu)秀的現(xiàn)代波形合成技術(shù)。本文借助DDS技術(shù)對(duì)Loran-C臺(tái)鏈信號(hào)的合成進(jìn)行研究與設(shè)計(jì)，為研制高性能Loran-C信號(hào)模擬源奠定基礎(chǔ)。然而DDS由于固有的輸出雜散多且難于預(yù)測(cè)，成為制約其發(fā)展應(yīng)用的一個(gè)瓶頸[4]，加之各類電子系統(tǒng)對(duì)信號(hào)源的要求越來越高，如何抑制DDS輸出信號(hào)中的雜散成分也就成了系統(tǒng)設(shè)計(jì)研究的重點(diǎn)。對(duì)此，文章在利用FPGA設(shè)計(jì)DDS時(shí)，依據(jù)DDS的基本原理，系統(tǒng)地分析了DDS輸出雜散來源，針對(duì)雜散成因在電路上進(jìn)行了優(yōu)化設(shè)計(jì)，在一定程度上改善了相位舍位雜散對(duì)信號(hào)輸出的影響，從而獲得失真小、穩(wěn)定度好的Loran-C輸出波形。

1 基于DDS的傳統(tǒng)Loran-C信號(hào)的設(shè)計(jì)

1.1 羅蘭-C信號(hào)模型

羅蘭-C信號(hào)是載頻為100 kHz的相位調(diào)制脈沖，其標(biāo)準(zhǔn)單脈沖波形定義為

1.2 DDS工作原理

直接數(shù)字頻率合成技術(shù)（DDS）的基礎(chǔ)是經(jīng)典的奈奎斯特采樣定理[5]，通過查表法產(chǎn)生所需要的波形。DDS的工作原理實(shí)質(zhì)上是以基準(zhǔn)頻率源（系統(tǒng)時(shí)鐘）的精確時(shí)間間隔對(duì)相位進(jìn)行采樣，通過編程頻率控制字對(duì)系統(tǒng)時(shí)鐘進(jìn)行分頻以產(chǎn)生所需要的頻率。如圖1所示，DDS結(jié)構(gòu)中一般包括基準(zhǔn)時(shí)鐘、頻率累加器、相位累加器、幅度/相位轉(zhuǎn)換電路、D/A轉(zhuǎn)換器和低通濾波器（LPF）。在每一個(gè)時(shí)鐘周期，頻率累加器對(duì)輸入信號(hào)進(jìn)行累加運(yùn)算，產(chǎn)生頻率控制數(shù)據(jù)。相位累加器由位全加器和位累加寄存器級(jí)聯(lián)而成，對(duì)代表頻率的二進(jìn)制碼進(jìn)行累加運(yùn)算，通過反饋電路，產(chǎn)生累加結(jié)果。位相位累加器與其反饋值進(jìn)行累加，將其結(jié)果輸出的高位數(shù)據(jù)作為波形存儲(chǔ)器（ROM）的相位取樣地址，這樣就可把存儲(chǔ)在波形存儲(chǔ)器內(nèi)的波形抽樣值（二進(jìn)制編碼）經(jīng)查找表查出，完成相位到幅值轉(zhuǎn)換，讀出的波形數(shù)據(jù)送入DAC（數(shù)模轉(zhuǎn)換器）。被轉(zhuǎn)換成為階梯模擬波形，最后由具有內(nèi)插作用的LPF將其平滑為連續(xù)的所需信號(hào)波形。

1.3 Loran-C信號(hào)產(chǎn)生原理及FPGA實(shí)現(xiàn)

在借助DDS技術(shù)實(shí)現(xiàn)Loran-C[6]信號(hào)的設(shè)計(jì)過程中，最基本的構(gòu)件是相位累加器和波形存貯器部分。相位累加器是整個(gè)DDS的核心[7-8]，主要完成相位累加功能，其輸入是相位增量，又可稱為頻率控制字。在硬件結(jié)構(gòu)中，此次設(shè)計(jì)使用ALTERA公司的EP2C70F672C8芯片，軟件部分在QuartusⅡ開發(fā)環(huán)境下完成。在具體的設(shè)計(jì)過程中，當(dāng)每次時(shí)鐘脈沖觸發(fā)時(shí)，位全加器會(huì)將頻率控制字FCW[31:0]與位累加寄存器輸出的累加相位數(shù)據(jù)ADD_result相加，并把相加后的結(jié)果送至累加寄存器的輸入端，累加寄存器將上一時(shí)鐘周期作用后所產(chǎn)生的新的相位數(shù)據(jù)反饋到全加器的輸入端，使全加器在下一時(shí)鐘的作用下繼續(xù)與頻率控制字相加，這樣循環(huán)進(jìn)行線性的相位累加，當(dāng)相位累加器滿程時(shí)，就會(huì)產(chǎn)生一次頻率的溢出，從而完成一個(gè)完整的周期性運(yùn)行，而這個(gè)周期就是所要實(shí)現(xiàn)的Loran-C脈沖信號(hào)的一個(gè)脈沖周期，相位累加器溢出的頻率就是此系統(tǒng)信號(hào)模擬源輸出的信號(hào)頻率。相位累加器的RTL邏輯圖如圖2所示。由此也可以看出，相位累加器在基準(zhǔn)時(shí)鐘的作用下，進(jìn)行線性相位累加，當(dāng)位相位累加器累加次后就會(huì)產(chǎn)生一次溢出，這樣就完成了一個(gè)周期，這個(gè)周期也就是DDS輸出信號(hào)的周期。傳統(tǒng)的相位累加器設(shè)計(jì)方法是將加法器與寄存器兩者組合起來一并進(jìn)行設(shè)計(jì)，其仿真結(jié)果如圖3所示。

圖2 相位累加器RTL邏輯框圖

圖3 相位累加器仿真結(jié)果

設(shè)計(jì)中若是將相位累加器的32 bit用來尋址地址，則4294967 bit的存儲(chǔ)空間對(duì)ROM資源的消耗量會(huì)很大，為此，在FPGA內(nèi)部配置了一個(gè)存儲(chǔ)深度為1000，存儲(chǔ)容量為1000×14 bit 的Loran-C脈沖信號(hào)波形存儲(chǔ)器的ROM，另外根據(jù)波形存儲(chǔ)深度將累加器的高14位作為ROM 查詢表的地址，它的存儲(chǔ)單元數(shù)量214＝16 384，輸出位數(shù)為14 bit。波形存儲(chǔ)器的設(shè)計(jì)基于ROM 宏模塊lmp_rom，設(shè)置ROM的寬度為14位，調(diào)用時(shí)產(chǎn)生數(shù)據(jù)文件.mif，然后直接在定制lmp_rom時(shí)，添加數(shù)據(jù)文件即可。

將設(shè)計(jì)好的Loran-C脈沖信號(hào)程序在軟件工具Quartus II 9.0 中編譯綜合仿真，仿真波形如圖4所示。

圖4 Loran-C脈沖信號(hào)仿真波形圖

2 基于DDS的Loran-C信號(hào)雜散抑制的分析及FPGA實(shí)現(xiàn)

2.1 DDS系統(tǒng)雜散來源及抑制分析

DDS的數(shù)字化處理體現(xiàn)了頻率捷變速度快、相位連續(xù)、易于編程控制等諸多優(yōu)異性能，但同時(shí)全數(shù)字化結(jié)構(gòu)也帶來豐富的雜散。這些雜散的來源主要有相位截?cái)嗾`差、幅度量化誤差、DAC轉(zhuǎn)換誤差。通過分析可知其最主要的雜散來源是相位截?cái)嗨鸬腫9-10]。這是因?yàn)闉榱颂岣咻敵龆诵盘?hào)的頻率分辨率，相應(yīng)地就會(huì)將其相位累加器的量化位數(shù)值增大，進(jìn)而就增加了ROM的容量，這樣消耗的硬件資源常常是不能容忍或是不可實(shí)現(xiàn)的。因此，為了減小系統(tǒng)設(shè)計(jì)容量，通常的做法就是采取截取其相位累加器輸出端口位中的高位作為ROM查詢表的尋址地址，其＝-低位就必須舍棄，這樣就會(huì)造成所謂的相位截?cái)嗾`差，使得輸出的信號(hào)波形失真，在輸出信號(hào)頻譜中就表現(xiàn)為雜散分量。

對(duì)于所產(chǎn)生的相位截?cái)嗾`差的有關(guān)分析研究表明[11]，輸出信號(hào)頻譜中的雜散分量是滿足周期性特點(diǎn)的序列。因此，設(shè)法破壞雜散的周期性及其與信號(hào)的相關(guān)性，就可以有效地抑制相位截?cái)鄮淼恼`差，其主要思想是把確定性的、有規(guī)律的雜散轉(zhuǎn)化為隨機(jī)的、無規(guī)律的相位噪聲[12]。其實(shí)現(xiàn)的過程可以理解為當(dāng)系統(tǒng)的時(shí)鐘脈沖信號(hào)每次觸發(fā)時(shí)，相應(yīng)地給相位累加器部分的輸出端口加入符合一定統(tǒng)計(jì)特性的隨機(jī)擾動(dòng)信號(hào)來打破誤差信號(hào)序列的周期性，將具有較大幅度的雜散信號(hào)譜線的功率在較寬的頻率范圍內(nèi)進(jìn)行平均從而改善總的信號(hào)頻譜質(zhì)量。其具體的實(shí)現(xiàn)框圖如圖5所示。

圖5 相位累加器模塊的優(yōu)化設(shè)計(jì)框圖

通常抑制幅度量化誤差的方法主要是盡量提高波形存儲(chǔ)器的容量，即通過壓縮存儲(chǔ)數(shù)據(jù)來等效增大存儲(chǔ)器的數(shù)據(jù)尋址位來實(shí)現(xiàn)。理想的DAC本應(yīng)該是線性的，但在實(shí)際的轉(zhuǎn)換過程中DAC是半波不對(duì)稱的，它的正半周期近似于理想DAC，負(fù)半周期則出現(xiàn)偏離。這樣時(shí)域上的半波不對(duì)稱在頻域中就會(huì)引入偶階雜散，而平衡結(jié)構(gòu)技術(shù)可以消除這種半波不對(duì)稱所造成的偶次分量現(xiàn)象。此外，由于數(shù)據(jù)傳輸延遲的不對(duì)稱，邏輯翻轉(zhuǎn)的不對(duì)稱等原因，DAC產(chǎn)生了瞬間毛刺，平衡DAC結(jié)構(gòu)有效地消除了毛刺，在一定程度上可以減小雜散能量。

2.2 相位累加器的優(yōu)化設(shè)計(jì)及其FPGA實(shí)現(xiàn)

從上面相位累加器模塊的優(yōu)化設(shè)計(jì)框圖可以看出，相位累加器的主要功能是分別對(duì)輸入的頻率控制字進(jìn)行累加，并把累加所得到的相位和存儲(chǔ)到位的相位寄存器中。這里相位寄存器的輸出長(zhǎng)度是32 位，經(jīng)過相位截?cái)嗵幚砗螅闷渲械母?4位去尋址，截?cái)嗔似涞?8位，而所設(shè)計(jì)的隨機(jī)序列產(chǎn)生器模塊在整個(gè)過程中是把產(chǎn)生的隨機(jī)信號(hào)在相位截?cái)嗲芭c相位寄存器的輸出信號(hào)相加。因此，根據(jù)優(yōu)化設(shè)計(jì)要求需在這之前設(shè)計(jì)產(chǎn)生18位符合一定統(tǒng)計(jì)特性的隨機(jī)序列。

系統(tǒng)設(shè)計(jì)過程中隨機(jī)序列碼的產(chǎn)生采用最長(zhǎng)線性移位寄存器序列即序列產(chǎn)生算法來實(shí)現(xiàn)[13]。這種算法簡(jiǎn)單，產(chǎn)生速度快，可重復(fù)性強(qiáng)，并且具有良好的自相關(guān)特性和很長(zhǎng)的周期性，便于在FPGA中實(shí)現(xiàn)。鑒于系統(tǒng)設(shè)計(jì)中加擾的目的只是破壞相位尋址序列的周期性，所以并不一定要產(chǎn)生一個(gè)18位的序列，在這里我們可以設(shè)計(jì)產(chǎn)生兩個(gè)9位的序列1和2，再將1和2串連就可以滿足加擾的要求。將1和2串連得到的18位移位寄存器的內(nèi)容作為所需要的隨機(jī)序列[17: 0]。

隨機(jī)序列產(chǎn)生模塊的輸出[17:0]就是所需要的擾動(dòng)信號(hào)，波形仿真如圖6所示，可以看出其滿足序列良好的自相關(guān)特性。把所得的[17:0]與相位累加器的輸出ADD_result[31:0]的低18位ADD_result[17:0]相加，再用和的高14位作為地址去尋址波形ROM。在添加了隨機(jī)信號(hào)之后的相位累加器模塊的RTL邏輯框圖如圖7所示。

圖6 隨機(jī)信號(hào)產(chǎn)生模塊仿真圖

綜上所述，此次對(duì)于DDS優(yōu)化設(shè)計(jì)后所綜合的RTL邏輯框圖如圖8所示。在QuartusII 9.0集成開發(fā)環(huán)境下，優(yōu)化后的Loran-C脈沖信號(hào)發(fā)生仿真波形圖，如圖9所示。

圖7 添加了隨機(jī)信號(hào)的相位累加器模塊的RTL邏輯圖

圖8 系統(tǒng)優(yōu)化后DDS綜合的RTL邏輯框圖

以上分析研究表明，為了使輸出的Loran-C脈沖信號(hào)頻率穩(wěn)定度高，非線性失真小，文中針對(duì)DDS系統(tǒng)中關(guān)鍵模塊相位累加器進(jìn)行了改進(jìn)。采用Cyclone II-EP2C70F672C8芯片，利用其頻率可控制編程原理，將DDS的組成模塊（相位累加器、隨機(jī)序列干擾產(chǎn)生模塊、ROM查詢模塊等）連接起來進(jìn)行仿真得到優(yōu)化后的Loran-C脈沖信號(hào)發(fā)生仿真波形圖。從仿真出的Loran-C脈沖信號(hào)波形圖可以看出，各路信號(hào)輸出的同步關(guān)系正確，產(chǎn)生的Loran-C脈沖信號(hào)格式與要求相符合，且優(yōu)化后的設(shè)計(jì)不僅可以很好地實(shí)現(xiàn)加法功能，而且具有很短的上升下降時(shí)間，輸入信號(hào)變化時(shí)不會(huì)產(chǎn)生傳統(tǒng)進(jìn)位加法器那樣的毛刺，輸出信號(hào)穩(wěn)定。

圖9 優(yōu)化后的Loran-C脈沖信號(hào)仿真波形圖

2.3 雜散抑制前后信號(hào)的性能分析

FPGA開發(fā)軟件中，以co代表數(shù)據(jù)從觸發(fā)器的輸入端口到輸出端口的延時(shí)時(shí)間，以delay代表組合邏輯的延時(shí)，以setup代表觸發(fā)器的建立時(shí)間，則時(shí)鐘的延遲必須大于co+delay+setup，也就是說最小的時(shí)鐘周期min=co+delay+setup，即最快的時(shí)鐘頻率max=1/min。FPGA開發(fā)軟件也是通過這種方法來計(jì)算系統(tǒng)最高運(yùn)行速度max的。由于co和setup是由具體的器件工藝決定的，故設(shè)計(jì)電路時(shí)只能改變組合邏輯的延遲時(shí)間delay，因此縮短觸發(fā)器間組合邏輯的延時(shí)時(shí)間是提高電路速度的關(guān)鍵所在。

以此為基礎(chǔ)，文中在優(yōu)化設(shè)計(jì)實(shí)現(xiàn)Loran-C脈沖信號(hào)的仿真過程中，加入的滿足一定統(tǒng)計(jì)特性的18位隨機(jī)序列，在具體的邏輯電路設(shè)計(jì)中被分解為較小的2個(gè)9位模塊，這樣通過適當(dāng)?shù)姆峙渚涂梢云骄M合邏輯電路，然后在中間插入觸發(fā)器，并和原觸發(fā)器使用相同的時(shí)鐘，避免在2個(gè)觸發(fā)器之間出現(xiàn)過大的延時(shí)，消除速度瓶頸，因而可以加快系統(tǒng)的工作頻率，也可以從根本上提升系統(tǒng)的運(yùn)行頻率。通過運(yùn)用傳統(tǒng)技術(shù)方法與雜散抑制技術(shù)對(duì)DDS系統(tǒng)的關(guān)鍵部分相位累加器進(jìn)行設(shè)計(jì)驗(yàn)證，從各自的仿真數(shù)據(jù)結(jié)果可見它們完成的功能是完全一致的，但由于采用的不同的相位累加器設(shè)計(jì)方法，資源消耗也有差異。如表1所示。傳統(tǒng)的相位累加法使得工作頻率最高達(dá)到47.03 MHz，消耗的資源是9個(gè)LEs（邏輯單元），而優(yōu)化后的設(shè)計(jì)方法使得工作頻率最高達(dá)到94.57MHz，資源消耗為31個(gè)LEs。比較可以看出，資源上的消耗換來了性能的提高。

表1 累加器設(shè)計(jì)比較

2.4 系統(tǒng)硬件實(shí)體

在實(shí)驗(yàn)室系統(tǒng)平臺(tái)搭建的基礎(chǔ)上，借助于帶有USB接口的信號(hào)采集卡通過同軸電纜與Loran-C信號(hào)產(chǎn)生平臺(tái)相連接，將產(chǎn)生的信號(hào)通過AD量化采樣后轉(zhuǎn)換為十進(jìn)制的文本文件存儲(chǔ)到PC機(jī)中，再利用Matlab將文本文件讀入且與后續(xù)產(chǎn)生的Loran-C脈沖信號(hào)進(jìn)行對(duì)比驗(yàn)證，實(shí)驗(yàn)驗(yàn)證框圖與具體的系統(tǒng)實(shí)驗(yàn)實(shí)物環(huán)境框圖如圖10和11所示。

圖10 實(shí)驗(yàn)驗(yàn)證框圖

圖11 系統(tǒng)實(shí)驗(yàn)實(shí)物環(huán)境框圖

3 結(jié)語

本文在對(duì)DDS信號(hào)產(chǎn)生原理及其雜散來源進(jìn)行研究分析的基礎(chǔ)上，基于FPGA技術(shù)對(duì)決定DDS信號(hào)質(zhì)量的關(guān)鍵部位——相位累加器模塊進(jìn)行了算法的設(shè)計(jì)優(yōu)化，即在相位累加器模塊輸出端口加入滿足一定統(tǒng)計(jì)特性的隨機(jī)信號(hào)，達(dá)到抑制雜散的目的。根據(jù)傳統(tǒng)方法與優(yōu)化方法的實(shí)現(xiàn)對(duì)比結(jié)果可以看出，對(duì)于相位累加器的優(yōu)化設(shè)計(jì)可以使得Loran信號(hào)源輸出波形質(zhì)量得到一定程度的提高，從而驗(yàn)證了采用此種優(yōu)化設(shè)計(jì)方法對(duì)于抑制DDS設(shè)計(jì)過程中由于相位截?cái)嗾`差所引起雜散的有效性與可行性。

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Analysis and implementation of spurious signal suppression for Loran-C signal source based on DDS technology

HUANG Pu-jiang1,2,3, HUA Yu1,2, LI Shi-feng1,2

(1. National Time Service Center, Chinese Academy of Sciences, Xi′an 710600, China;2. Key Laboratory of Precision Navigation and Timing Technology, National Time Service Center,Chinese Academy of Science, Xi′an 710600, China;3. University of Chinese Academy of Sciences, Beijing 100049, China)

A shortcoming of the Loran-C signal source designed with DDS(direct digital frequency synthesis) technology is that there are much unpredictable spurious signals in the output. According to the basic principle of the DDS and aiming at the spurious signal caused by phase-truncation, we optimized the design of the phase accumulationmodule, a key part of the direct digital frequency synthesizer. And based on FPGA technology we completed the implementation and simulation/verification of the Loran-C signal source under the QuartusⅡ environment. The results show that an output waveform with small distortion and good stability can be generated through the optimization of the design algorithm, thereby the validity and feasibility of the optimized design method in spurious suppression are verified.

Loran-C; direct digital frequency synthesis; spurious signal caused by phase-truncation; phase accumulation; FPGA(field programmable gate array)

TN911.4

A

1674-0637(2014)01-0041-08

2013-04-01

中國科學(xué)院“西部之光”聯(lián)合學(xué)者資助項(xiàng)目（2007LH01）；中國科學(xué)院科研裝備研制資助項(xiàng)目（YZ201218）

皇甫江，男，碩士，主要從事授時(shí)理論、方法與技術(shù)研究。