基于SOPC的數(shù)字預(yù)失真器設(shè)計(jì)與實(shí)現(xiàn)

蘇 攀,張以濤,楊紅官,李艷超

(1.湖南大學(xué)物理與微電子科學(xué)學(xué)院,長(zhǎng)沙410082;

2.中國(guó)科學(xué)院微電子研究所,北京100029;3.山東大學(xué)物理學(xué)院,濟(jì)南250000)

基于SOPC的數(shù)字預(yù)失真器設(shè)計(jì)與實(shí)現(xiàn)

蘇 攀1,張以濤2,楊紅官1,李艷超3

(1.湖南大學(xué)物理與微電子科學(xué)學(xué)院,長(zhǎng)沙410082;

2.中國(guó)科學(xué)院微電子研究所,北京100029;3.山東大學(xué)物理學(xué)院,濟(jì)南250000)

目前數(shù)字預(yù)失真技術(shù)的研究多偏重在不同算法的仿真方面,對(duì)具體實(shí)現(xiàn)技術(shù)的研究較少。為此,設(shè)計(jì)一種基于可編程片上系統(tǒng)(SOPC)的自適應(yīng)數(shù)字預(yù)失真器。采用多項(xiàng)式查找表電路來(lái)實(shí)現(xiàn)預(yù)失真功能,用現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)內(nèi)的EDK工程完成系數(shù)計(jì)算,以避免全硬件實(shí)現(xiàn)帶來(lái)的復(fù)雜性。以IP核的形式下載到Xilinx FPGA上,并在測(cè)試平臺(tái)對(duì)其進(jìn)行驗(yàn)證,結(jié)果表明,該預(yù)失真器能改善功放的線性度,對(duì)于8 MHz帶寬的OFDM信號(hào)和doherty結(jié)構(gòu)的GaN功放,ACPR可改善8 dB,并且具備自適應(yīng)功能,可較好地應(yīng)用到實(shí)際工作環(huán)境中。

功率放大器;數(shù)字預(yù)失真;可編程片上系統(tǒng);現(xiàn)場(chǎng)可編程門(mén)陣列;線性化;自適應(yīng)

1 概述

無(wú)線通信的快速發(fā)展面臨著用戶(hù)數(shù)量劇增和有限頻譜資源之間的矛盾。為了提高頻譜利用率,現(xiàn)代通信系統(tǒng)廣泛采用非恒定包絡(luò)調(diào)制方式和多載波傳輸,這樣通常會(huì)導(dǎo)致發(fā)射信號(hào)的高峰均比(PAPR),使得功率放大器的失真更加嚴(yán)重[1]。作為射頻系統(tǒng)中最昂貴也是最關(guān)鍵的部件,功率放大器的性能決定整個(gè)系統(tǒng)的性能和成本,這樣就對(duì)射頻功率放大器的線性度提出了更高的要求。近年來(lái)數(shù)字預(yù)失真(Digital Predistortion,DPD)技術(shù)由于精度高、適應(yīng)性強(qiáng)、實(shí)現(xiàn)相對(duì)簡(jiǎn)單的特點(diǎn)[2-3],逐漸成為功放線性化方案中最為主流和實(shí)用的方案。同時(shí)隨著多模通信系統(tǒng)時(shí)代的到來(lái),DPD解決方案必須要有更好的靈活性和可升級(jí)性來(lái)適應(yīng)復(fù)雜的無(wú)線通信環(huán)境。數(shù)字信號(hào)處理技術(shù)和集成電路技術(shù)的發(fā)展,尤其是高集成度FPGA技術(shù)的發(fā)展,使得基于FPGA的數(shù)字預(yù)失真器的實(shí)現(xiàn)更加迅速和靈活。

本文對(duì)數(shù)字預(yù)失真原理進(jìn)行簡(jiǎn)單介紹,并在Xilinx的FPGA上進(jìn)行了系統(tǒng)實(shí)現(xiàn)。

2 DPD數(shù)字預(yù)失真模型

預(yù)失真技術(shù)是指在功率放大器的前端構(gòu)造一個(gè)與其特性相反的預(yù)失真器,從而抵消功率放大器的非線性失真特性,實(shí)現(xiàn)整個(gè)系統(tǒng)的線性化處理。要得到與功放特性相反的預(yù)失真器,首先要從功放模型的研究入手。功率放大器的模型主要分為無(wú)記憶效應(yīng)模型和有記憶效應(yīng)模型2種[4]。當(dāng)記憶效應(yīng)的時(shí)間遠(yuǎn)小于輸入信號(hào)的包絡(luò)起伏時(shí)間時(shí),可被認(rèn)為是無(wú)記憶的或是準(zhǔn)無(wú)記憶效應(yīng)的。此時(shí),可以采用無(wú)記憶多項(xiàng)式模型或Rapp模型等。當(dāng)功放的記憶效應(yīng)時(shí)間與信號(hào)包絡(luò)變化時(shí)間可以相比擬時(shí),功放的記憶效應(yīng)就不能夠看作短暫性的,而要用帶有記憶效應(yīng)的Volterra級(jí)數(shù)模型[5-6]。但是由于Volterra級(jí)數(shù)模型過(guò)于復(fù)雜,通常將其模型中不同延時(shí)的交叉項(xiàng)去掉得到記憶多項(xiàng)式模型。相對(duì)于Volterra級(jí)數(shù)記憶多項(xiàng)式模型更簡(jiǎn)潔且同樣能有效描述有記憶非線性模型,是目前應(yīng)用較多的一種非線性失真模型。本文也采用記憶多項(xiàng)式模型作為功放和DPD的行為模型,其數(shù)學(xué)表達(dá)式可表示為:

其中,x(n)和y(n)分別代表DPD的輸入和輸出信號(hào);bkl為記憶多項(xiàng)式模型參數(shù);K為多項(xiàng)式階數(shù);L為記憶深度。

3 數(shù)字預(yù)失真的軟硬件協(xié)同設(shè)計(jì)

3.1 系統(tǒng)設(shè)計(jì)

SOPC(可編程片上系統(tǒng))是SOC和FPGA技術(shù)的融合,既具有片上系統(tǒng)的特點(diǎn),又具備可編程的特性。在通常情況下,SOPC系統(tǒng)中還包括至少一個(gè)嵌入式處理器內(nèi)核,這樣SOPC就具備了軟硬件在系統(tǒng)可編程的特性[7]。

數(shù)字預(yù)失真系統(tǒng)的SOPC實(shí)現(xiàn)可以分成兩大部分,一部分是以FPGA可編程邏輯實(shí)現(xiàn)的預(yù)失真器部分,另一部分是用嵌入式處理器軟核實(shí)現(xiàn)的系數(shù)計(jì)算部分,如圖1所示。預(yù)失真器對(duì)基帶數(shù)據(jù)進(jìn)行預(yù)失真處理,其后通過(guò)DAC轉(zhuǎn)換模擬上變頻,最后經(jīng)過(guò)功放PA發(fā)射出去。系數(shù)計(jì)算模塊將從功放耦合回來(lái)的數(shù)據(jù)和預(yù)失真過(guò)后的數(shù)據(jù)進(jìn)行比對(duì),得到預(yù)失真器的系數(shù),并傳給預(yù)失真器。

圖1 DPD系統(tǒng)框圖

預(yù)失真器本質(zhì)上相當(dāng)于一個(gè)數(shù)字濾波器,傳統(tǒng)的數(shù)字濾波器系統(tǒng)大多使用DSP處理器實(shí)現(xiàn),但DSP在運(yùn)行時(shí)是按指令順序執(zhí)行的,且數(shù)據(jù)位寬是固定的,因而資源利用率不高,限制了處理器的數(shù)據(jù)吞吐量,還需要較大的存儲(chǔ)空間。而FPGA采用硬件并行處理方式,并可以根據(jù)設(shè)計(jì)要求任意配置硬件結(jié)構(gòu),有極大的靈活性,并且Xilinx的FPGA中還集成了專(zhuān)用的硬件乘法器來(lái)加速計(jì)算[8-9]。

系數(shù)更新模塊既可以用硬件電路來(lái)實(shí)現(xiàn),也可以用軟件來(lái)實(shí)現(xiàn)。雖然用硬件電路來(lái)實(shí)現(xiàn)可以獲得更好的實(shí)時(shí)性,但是硬件電路較難實(shí)現(xiàn)更復(fù)雜的算法,并且不易于升級(jí)和配置,尤其對(duì)于今后的多模通信系統(tǒng),更顯出它的不足。本文用Xilinx的microblaze軟核來(lái)實(shí)現(xiàn)系數(shù)更新算法,這樣就可以對(duì)數(shù)據(jù)進(jìn)行更加復(fù)雜的處理,使得系數(shù)計(jì)算更穩(wěn)定可靠并且易于升級(jí)和配置。這一部分的實(shí)現(xiàn)是在 Xilinx EDK開(kāi)發(fā)套件支持下完成的。

3.2 預(yù)失真模塊

預(yù)失真模塊的實(shí)現(xiàn)方法有2種:一種是基于查找表的方式;另一種是基于多項(xiàng)式的方式。基于查找表的預(yù)失真方法實(shí)現(xiàn)簡(jiǎn)單,所占用資源少,但收斂速度較慢;基于多項(xiàng)式方式用多項(xiàng)式擬合補(bǔ)償增益曲線,這種方法參數(shù)較少,容易初始化和實(shí)時(shí)修正,對(duì)有記憶效應(yīng)的功放也可以較好地改善[10]。本文將兩者結(jié)合起來(lái)構(gòu)造成基于多項(xiàng)式查找表結(jié)構(gòu)的預(yù)失真器,參數(shù)少,實(shí)現(xiàn)簡(jiǎn)單,資源占用適中。

圖2 基于多項(xiàng)式查找表的預(yù)失真電路

該IP核在Xilinx的XCV5LX110上資源開(kāi)銷(xiāo)情況如表1所示。

表1 FPGA的資源開(kāi)銷(xiāo)情況

3.3 系數(shù)更新模塊

通過(guò)文獻(xiàn)[7]的推導(dǎo)可知,參數(shù)提取方程總可以轉(zhuǎn)化為如下形式:

其中,B=[b10,b20,…,bK0,…,b1L,…,bKL]T為DPD系數(shù)向量;U=[u10,u20,…,uK0,…,u1L,…,uKL]為與輸入向量有關(guān)的輸入矩陣;Y為與期望信號(hào)有關(guān)的向量。由此看出,求DPD的系數(shù)向量,本質(zhì)就是解式(2)。解方程可以用迭代算法也可以用直接逆矩陣算法求解。由于傳統(tǒng)的LMS,RLS等迭代算法要進(jìn)行多次迭代,收斂速度慢,而直接逆矩陣無(wú)需迭代,縮短了計(jì)算時(shí)間,因此本文選擇直接逆矩陣的方法[11]。通常情況下求逆矩陣可以用高斯消元法、QR分解法、SVD分解法。考慮到輸入基帶信號(hào)是隨機(jī)信號(hào),跟輸入信號(hào)有關(guān)的U矩陣可能是奇異矩陣,奇異矩陣沒(méi)有普通的逆矩陣,只有廣義逆矩陣,而高斯消元和QR分解不能求廣義逆,所以選擇用SVD分解法求輸入數(shù)據(jù)矩陣的廣義逆矩陣。

奇異值分解(SVD)算法原理可以表述為:假設(shè)A為復(fù)數(shù)域的一個(gè)n×n階方陣,則存在一個(gè)分解使得A=UH·S·VH,其中,U和V都是n階酉矩陣;S是對(duì)角矩陣,對(duì)角線上就是A的奇異值[12]。其計(jì)算過(guò)程主要分成兩大步:Householder變換和Givens變換。其中,Householder變換把初始矩陣變換成雙對(duì)角矩陣。Givens變換將雙對(duì)角矩陣變換成單對(duì)角矩陣。SVD分解過(guò)后得到U,S,V矩陣,再根據(jù)廣義逆的定義最終再得到初始矩陣的廣義逆矩陣[13]?；谄娈愔捣纸獾膹V義逆求解算法流程如圖3所示。最終可由B=(UHU)-1UHY得到預(yù)失真器的系數(shù)。

圖3 廣義逆求解算法流程

4 測(cè)試結(jié)果與分析

本文的測(cè)試平臺(tái)如圖4所示,包括中頻板、射頻板和功放。中頻板包括ADC轉(zhuǎn)換、DA轉(zhuǎn)換芯片、FPGA芯片;數(shù)據(jù)源是放在FPGA ROM里的OFDM信號(hào),帶寬為8 MHz。射頻板完成上變頻和下變頻功能。功放是GaN功放,類(lèi)型是Doherty結(jié)構(gòu),最大輸出功率40 dBm。DPD模型選用的是多項(xiàng)式階數(shù)為3階,記憶深度是1。電路板上的FPGA芯片是Xilinx的XCV5LX110-1ff676。

圖4 測(cè)試平臺(tái)實(shí)物圖

圖5是實(shí)際測(cè)得的頻譜,圖5(a)是不加DPD時(shí)功放的輸出信號(hào)頻譜,由圖可以看出,帶外的頻譜有所凸起。圖5(b)是加入DPD后的功放輸出信號(hào)頻譜,可以看出,帶外的凸起有所下降,ACPR改善近8 dB。實(shí)現(xiàn)了線性化效果。

圖5 實(shí)際測(cè)試效果

5 結(jié)束語(yǔ)

本文構(gòu)造了一個(gè)SOPC系統(tǒng)來(lái)實(shí)現(xiàn)自適應(yīng)數(shù)字預(yù)失真器,SOPC結(jié)構(gòu)使系統(tǒng)更加精簡(jiǎn),軟硬件可編程性使解決方案更靈活和易升級(jí)。預(yù)失真模塊采用基于多項(xiàng)式查找表的結(jié)構(gòu)實(shí)現(xiàn),這種結(jié)構(gòu)不僅參數(shù)少,能改善有記憶效應(yīng)的功放,而且節(jié)省了FPGA乘法器資源,提高了速度。系數(shù)更新模塊采用基于SVD的直接逆矩陣算法進(jìn)行求解。本文算法在加快收斂速度的同時(shí)提高了計(jì)算穩(wěn)定性。實(shí)測(cè)結(jié)果表明,本文SOPC系統(tǒng)實(shí)現(xiàn)了既定的設(shè)計(jì)目標(biāo),有效地抑制了信號(hào)經(jīng)過(guò)功放后的帶外頻譜滋生,ACPR可改善8 dB。

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編輯 任吉慧

Design and Implementation of Digital Predistorter Based on SOPC

SU Pan1,ZHANG Yi-tao2,YANG Hong-guan1,LI Yan-chao3
(1.School of Physics and Electronics,Hunan University,Changsha 410082,China;
2.Institute of Microelectronics of Chinese Academy of Sceinces,Beijing 100029,China;
3.School of Physics,Shandong University,Jinan 250000,China)

At present,the study of the Digital Predistortion(DPD)mainly focuses on the simulation of different algorithms,and the specific implementation technology research is less.A kind of adaptive digital predistortion device based on System on a Programmable Chip(SOPC)is proposed in this paper,the design adopts polynomial lookup table circuit to achieve the predistortion,and uses EDK project complete coefficient calculation.This method avoids the complexity brought by the whole hardware implementation,can satisfy the requirements of the adaptive function,and has the very strong practical value.Finally it downloads the design to Xilinx FPGA,and tests it in a test platform.Results show that the predistorter can effectively improve the linearity of the power amplifier.For the OFDM signal of 8 MHz bandwidth and the doherty GaN amplifier,ACPR can improve 8 dB and with the adaptive function,it can be a good application to the actual working environment.

power amplifier;Digital Predistortion(DPD);System on a Programmable Chip(SOPC);Field Programmable Gate Array(FPGA);linearization;adaptation

1000-3428(2014)10-0118-04

A

TN92

10.3969/j.issn.1000-3428.2014.10.023

湖南省科技計(jì)劃基金資助項(xiàng)目(2012GK3151)。

蘇 攀(1989-),男,碩士研究生,主研方向:無(wú)線通信,SOPC設(shè)計(jì);張以濤,助理研究員;楊紅官,副教授;李艷超,碩士研究生。

2013-08-23

2013-11-14E-mail:supanhappy@126.com

中文引用格式:蘇 攀,張以濤,楊紅官,等.基于SOPC的數(shù)字預(yù)失真器設(shè)計(jì)與實(shí)現(xiàn)[J].計(jì)算機(jī)工程,2014, 40(10):118-121.

英文引用格式:Su Pan,Zhang Yitao,Yang Hongguan,et al.Design and Implementation of Digital Predistorter Based on SOPC[J].Computer Engineering,2014,40(10):118-121.