一種面向復(fù)合導(dǎo)引頭信號(hào)處理應(yīng)用的SoC設(shè)計(jì)

高維， 鄭鑫， 王鳳姣

（1.海裝兵器部，北京 100841；2.上海航天技術(shù)研究院，上海 201109；3.上海無(wú)線電設(shè)備研究所，上海 200090）

一種面向復(fù)合導(dǎo)引頭信號(hào)處理應(yīng)用的SoC設(shè)計(jì)

高維1， 鄭鑫2， 王鳳姣3

（1.海裝兵器部，北京 100841；2.上海航天技術(shù)研究院，上海 201109；3.上海無(wú)線電設(shè)備研究所，上海 200090）

SoC技術(shù)應(yīng)用于戰(zhàn)術(shù)武器型號(hào)具有較大的優(yōu)勢(shì)，隨著關(guān)鍵元器件自主化研制需求的增大，突破SoC應(yīng)用于戰(zhàn)術(shù)武器型號(hào)中的關(guān)鍵技術(shù)，研制滿足軍用需求的高性能SoC已迫在眉睫。文章介紹了SoC的概念與關(guān)鍵技術(shù)，分析、歸納了某戰(zhàn)術(shù)型號(hào)復(fù)合導(dǎo)引頭信號(hào)處理平臺(tái)的通用需求，提出了一種采用AHB總線架構(gòu)、集成32位RISC-CPU、專用算法IP核的SoC實(shí)現(xiàn)方案。

導(dǎo)引頭；信號(hào)處理；設(shè)計(jì)方案

0 引言

隨著戰(zhàn)場(chǎng)環(huán)境的日益復(fù)雜，為了適應(yīng)不同作戰(zhàn)需求，彈載實(shí)時(shí)處理系統(tǒng)主要依靠大規(guī)模集成電路實(shí)現(xiàn)復(fù)雜處理算法和時(shí)序控制。當(dāng)前彈載高速實(shí)時(shí)信息處理系統(tǒng)當(dāng)前大多采用DSP＋FPGA模式，其中FPGA完成預(yù)處理功能，DSP實(shí)現(xiàn)后續(xù)的信息處理，具有極大的同構(gòu)性，但是DSP＋FPGA等關(guān)鍵元器件主要通過(guò)進(jìn)口實(shí)現(xiàn)，給自主化保障及技術(shù)創(chuàng)新帶來(lái)了限制。一方面，進(jìn)口器件的關(guān)鍵等級(jí)與綜合成本居高不下提高了硬件成本；另一方面，國(guó)外長(zhǎng)期的高科技封鎖也限制了國(guó)內(nèi)芯片研制、封裝的基礎(chǔ)能力，造成國(guó)內(nèi)高性能元器件的供給面臨日益嚴(yán)峻的形勢(shì)。

SoC（System on Chip）技術(shù)是一種系統(tǒng)集成技術(shù)，其核心思想是將專用算法電路、核心處理器以及外圍電路集成到一個(gè)芯片中，以具備更低的功耗、更高的可靠性以及更強(qiáng)的通用性等，更利于系統(tǒng)設(shè)計(jì)向小型化、通用化、低功耗、高可靠性的方向發(fā)展。

SoC技術(shù)以其固有的小型化、低功耗和平臺(tái)化特點(diǎn)與戰(zhàn)術(shù)武器型號(hào)小型化、低功耗和系列化發(fā)展要求相一致。同時(shí)，戰(zhàn)術(shù)武器型號(hào)批量大的特點(diǎn)、處理平臺(tái)通用化的趨勢(shì)也降低了SoC技術(shù)的開(kāi)發(fā)成本。在關(guān)鍵元器件尤其是大規(guī)模集成電路受制于外的現(xiàn)實(shí)背景下，通過(guò)應(yīng)用SoC技術(shù)，實(shí)現(xiàn)戰(zhàn)術(shù)武器型號(hào)關(guān)鍵元器件的自主保障，具有重要的戰(zhàn)略意義。

本文從SoC技術(shù)應(yīng)用角度出發(fā)，介紹了SoC技術(shù)的特點(diǎn)以及當(dāng)前在民用領(lǐng)域的設(shè)計(jì)思想和取得的成果，同時(shí)結(jié)合彈載平臺(tái)應(yīng)用需求，提出了一種采用AHB總線架構(gòu)、集成32位RISC-CPU、專用算法IP核的SoC設(shè)計(jì)方案。

1 SoC技術(shù)概述

SoC廣義上是指在一個(gè)芯片內(nèi)集成一個(gè)完整的系統(tǒng)，從而構(gòu)成一個(gè)能夠?qū)崿F(xiàn)信號(hào)采集、轉(zhuǎn)換、存儲(chǔ)、處理、I/O等功能的集成系統(tǒng)[1]。SoC通常由主控單元、接口單元及一些功能模塊組成。主控單元通常是一個(gè)處理器；模塊單元主要包含集成傳感器、模擬電路、數(shù)字處理電路等[2]；接口單元包含IO接口、AD/DA接口、通信接口等。

根據(jù)SoC的定義，一個(gè)典型的SoC結(jié)構(gòu)主要包括處理器、存儲(chǔ)控制器、存儲(chǔ)器、IO接口、ADC、時(shí)鐘、電源管理、部分外圍電路、內(nèi)部總線、總線控制器等。如圖1所示。

圖1 典型SoC結(jié)構(gòu)

SoC一般具有如下特點(diǎn)：

a）具備強(qiáng)大的數(shù)據(jù)處理；

b）具備海量數(shù)據(jù)存儲(chǔ)能力；

c）具有靈活的軟硬件可編程能力[3]；

d）采用符合AMBA2.0標(biāo)準(zhǔn)的片上總線。

具體體現(xiàn)如下[4]：

a）一般采用超深亞微米工具技術(shù)實(shí)現(xiàn)；

b）是一個(gè)經(jīng)嵌入式微處理器、存儲(chǔ)設(shè)備和I/ O接口集成到一個(gè)芯片上的復(fù)雜系統(tǒng)；

c）是一個(gè)軟、硬件并存的系統(tǒng)；

d）采用可重用設(shè)計(jì)，即硬件部分采用IP核重用，軟件部分采用軟件構(gòu)架重用；

e）由IP核、軟件構(gòu)建和用戶自定義邏輯（UDL：User Defined Logics）模塊搭建而成。

與傳統(tǒng)的IC設(shè)計(jì)不同，SoC技術(shù)從整個(gè)系統(tǒng)的角度出發(fā)，把模型算法、芯片結(jié)構(gòu)、各層次電路設(shè)計(jì)緊密集合起來(lái)考慮，在單個(gè)芯片上一次性完成了整個(gè)系統(tǒng)的功能[5]。

2 民用SoC設(shè)計(jì)思想及應(yīng)用

SoC技術(shù)在當(dāng)前民用市場(chǎng)3C產(chǎn)品中取得了成功的應(yīng)用，這主要得益于SoC技術(shù)在功能、體積、性能以及產(chǎn)品研發(fā)周期上的優(yōu)勢(shì)。

我國(guó)在民用領(lǐng)域主要使用的處理內(nèi)核是ARM、MIPS等，主要以ARM為主，其典型架構(gòu)如圖2所示?；贏RM的CPU內(nèi)核在功耗控制、媒體運(yùn)算方面具有較大的優(yōu)勢(shì)，因而成為了面向民用3C市場(chǎng)的主流SoC系統(tǒng)架構(gòu)。

圖2 面向消費(fèi)類電子市場(chǎng)的基于ARM處理器內(nèi)核的典型SoC架構(gòu)

由圖2可以看出民用SoC系統(tǒng)主要架構(gòu)包含如下部分。

（1）系統(tǒng)主核

分為以下三部分：

a）主核：ARM core；

b）處理器：DSP core；

c）總線結(jié)構(gòu)：AHB總線及APB總線控制單元，單總線結(jié)構(gòu)。

（2）I/O接口及常用外設(shè)

分為以下五部分：

a）SPI模塊；

b）GPIO可復(fù)用；

c）UART控制器；

d）各類驅(qū)動(dòng)I/O管理、控制時(shí)序邏輯生成集成接口；

e）高速DDR3存儲(chǔ)器等。

民用SoC系統(tǒng)的部分處理器及外設(shè)接口與當(dāng)前軍用產(chǎn)品類似，可以作為軍用SoC系統(tǒng)設(shè)計(jì)的參考，但同時(shí)還需要明確兩者之間存在的差異，如硬件結(jié)構(gòu)特點(diǎn)、操作系統(tǒng)選取與移植、應(yīng)用軟件設(shè)計(jì)、軟件算法優(yōu)化等方面。面向軍用的專用總線協(xié)議在民用技術(shù)中積累較少，民用SoC系統(tǒng)的可靠性設(shè)計(jì)尚未達(dá)到軍用要求等也制約軍用SoC系統(tǒng)的開(kāi)發(fā)與應(yīng)用。

雖然軍用SoC系統(tǒng)的設(shè)計(jì)與開(kāi)發(fā)存在較大困難，但是其低功耗、小型化以及高可靠性等方面的優(yōu)勢(shì)使得SoC產(chǎn)品成為軍用領(lǐng)域未來(lái)的主要產(chǎn)品。在軍用方面，雷達(dá)導(dǎo)引頭是SoC技術(shù)的一個(gè)重要應(yīng)用領(lǐng)域。隨著導(dǎo)引頭系統(tǒng)復(fù)雜化，復(fù)合制導(dǎo)模式越來(lái)越多，復(fù)合導(dǎo)引頭大多涉及兩種或以上工作模式，不同模式需要具備獨(dú)立的工作環(huán)境以及系統(tǒng)間信息融合，導(dǎo)致導(dǎo)引頭系統(tǒng)較為龐大，使得小型化難度較大。與此同時(shí)，復(fù)合導(dǎo)引頭采用的控制器件和信號(hào)處理器件普遍靠國(guó)外進(jìn)口，給國(guó)產(chǎn)化帶來(lái)較大阻礙。

本文根據(jù)民用SoC發(fā)展情況，借鑒其設(shè)計(jì)思想和成功應(yīng)用經(jīng)驗(yàn)，發(fā)展面向復(fù)合導(dǎo)引頭的SoC技術(shù)，設(shè)計(jì)主要面向系統(tǒng)級(jí)設(shè)計(jì)與驗(yàn)證、IP核復(fù)用技術(shù)以及可測(cè)試性技術(shù)等，促使系統(tǒng)設(shè)計(jì)向小型化、通用化、低功耗、高可靠性的方向發(fā)展。

3 面向復(fù)合導(dǎo)引頭SoC設(shè)計(jì)

面向復(fù)合導(dǎo)引頭SoC設(shè)計(jì)是一個(gè)系統(tǒng)級(jí)軟硬件協(xié)同工作的過(guò)程，設(shè)計(jì)關(guān)鍵技術(shù)主要包含系統(tǒng)級(jí)設(shè)計(jì)及仿真驗(yàn)證技術(shù)、標(biāo)準(zhǔn)IP核設(shè)計(jì)技術(shù)、可測(cè)試性技術(shù)等。

3.1 系統(tǒng)級(jí)設(shè)計(jì)與仿真驗(yàn)證技術(shù)

隨著電子系統(tǒng)設(shè)計(jì)復(fù)雜度不斷增加，電子系統(tǒng)設(shè)計(jì)趨勢(shì)由早期的RTL級(jí)設(shè)計(jì)向電子系統(tǒng)級(jí)（ESL，Electronic System Level）設(shè)計(jì)方式演進(jìn)。ESL設(shè)計(jì)包括SoC系統(tǒng)、FPGA系統(tǒng)、板上/多板級(jí)系統(tǒng)等。ESL設(shè)計(jì)中，系統(tǒng)的描述和仿真速度較高，可以保證充裕的時(shí)間來(lái)分析設(shè)計(jì)內(nèi)容。ESL設(shè)計(jì)不僅能應(yīng)用在設(shè)計(jì)初期與系統(tǒng)架構(gòu)規(guī)劃階段，亦能支持整個(gè)硬件與軟件協(xié)同設(shè)計(jì)的流程。系統(tǒng)級(jí)設(shè)計(jì)與仿真驗(yàn)證流程圖如圖3所示。

系統(tǒng)級(jí)設(shè)計(jì)與仿真驗(yàn)證設(shè)計(jì)主要包含：設(shè)計(jì)輸入及系統(tǒng)級(jí)描述形成階段、軟硬件劃分階段、軟硬件協(xié)同驗(yàn)證階段、系統(tǒng)設(shè)計(jì)輸出階段。各階段的主要作用：

圖3 系統(tǒng)級(jí)設(shè)計(jì)與仿真驗(yàn)證流程

a）設(shè)計(jì)輸入及系統(tǒng)級(jí)描述形成階段主要提出一種系統(tǒng)的結(jié)構(gòu)并用語(yǔ)言描述該結(jié)構(gòu)，即系統(tǒng)級(jí)描述；

b）軟硬件劃分階段根據(jù)系統(tǒng)級(jí)描述在高抽象層次上進(jìn)行建模完成功能設(shè)計(jì)；

c）軟硬件協(xié)同驗(yàn)證階段根據(jù)軟硬件劃分結(jié)果建立系統(tǒng)虛擬平臺(tái)，映射到硬件結(jié)構(gòu)上，進(jìn)行驗(yàn)證與性能分析；

d）系統(tǒng)設(shè)計(jì)輸出階段主要完成驗(yàn)證的軟件設(shè)計(jì)與硬件設(shè)計(jì)，形成完整的系統(tǒng)級(jí)設(shè)計(jì)，傳遞給下一級(jí)的設(shè)計(jì)作為輸入。

3.2 標(biāo)準(zhǔn)IP設(shè)計(jì)技術(shù)

基于IP復(fù)用的SoC技術(shù)是SoC設(shè)計(jì)的關(guān)鍵，標(biāo)準(zhǔn)IP核設(shè)計(jì)技術(shù)主要采用標(biāo)準(zhǔn)研制流程，根據(jù)標(biāo)準(zhǔn)的總線接口形式，開(kāi)發(fā)彈載信號(hào)預(yù)處理專用算法IP核。航天應(yīng)用IP設(shè)計(jì)的基本流程，如圖4所示。

圖4 航天應(yīng)用IP設(shè)計(jì)的基本流程

圖4中定義關(guān)鍵特性是指對(duì)IP的需求定義，彈載高速實(shí)時(shí)信息處理SoC專用IP研制涉及核心處理器IP、外設(shè)IP、存儲(chǔ)器IP等資源，需要確保專用算法IP與外購(gòu)IP之間的良好兼容性；規(guī)劃和制定設(shè)計(jì)規(guī)范包含功能設(shè)計(jì)規(guī)范、驗(yàn)證規(guī)范、封裝規(guī)范、開(kāi)發(fā)計(jì)劃，指導(dǎo)整個(gè)IP研制流程；模塊設(shè)計(jì)與集成針對(duì)軟核和硬核分別采用RTL級(jí)和專用設(shè)計(jì)以建立整體RTL模型，彈載信息處理專用算法IP核一般以軟核、固核形式提供，并且嵌入至SoC芯片原型FPGA代碼中進(jìn)行功能性能的仿真、驗(yàn)證；彈載高速實(shí)時(shí)信息處理SoC設(shè)計(jì)通過(guò)開(kāi)放IP標(biāo)準(zhǔn)接口、規(guī)范等，構(gòu)建航天標(biāo)準(zhǔn)IP庫(kù)，實(shí)現(xiàn)IP核產(chǎn)品化和IP核入庫(kù)。

3.3 可測(cè)試性設(shè)計(jì)技術(shù)

根據(jù)芯片完成后的測(cè)試需求，針對(duì)不同的模塊電路設(shè)計(jì)不同的測(cè)試單元，以便芯片流片后具備測(cè)試內(nèi)部模塊功能的能力。當(dāng)前IC設(shè)計(jì)的趨勢(shì)是基于IP復(fù)用的SoC技術(shù)，彈載高速實(shí)時(shí)信息處理SoC系統(tǒng)中包含了多核處理器IP、存儲(chǔ)器IP、各類接口IP等模塊?？蓽y(cè)性設(shè)計(jì)針對(duì)SoC設(shè)計(jì)流程和系統(tǒng)級(jí)DFT的特點(diǎn)，其設(shè)計(jì)流程如圖5所示。

圖5 測(cè)試流程設(shè)計(jì)

此外，在數(shù)字電路測(cè)試中，用于存儲(chǔ)器測(cè)試的存儲(chǔ)器內(nèi)建自測(cè)（BIST，Built-In-Self-Test），用于組合邏輯測(cè)試的掃描測(cè)試和用于板級(jí)連接測(cè)試的邊界掃描測(cè)試等測(cè)試技術(shù)中，存儲(chǔ)器內(nèi)建自測(cè)集中于低功耗技術(shù)和在其它模塊測(cè)試中的適用性；掃描測(cè)試技術(shù)側(cè)重在滿足測(cè)試要求同時(shí)減小測(cè)試時(shí)間和功耗、測(cè)試電路時(shí)序、向量壓縮等；采用邊界掃描測(cè)試，降低測(cè)試所需時(shí)間，此外采用各種EDA工具進(jìn)行綜合測(cè)試。

4 功能模型搭建

4.1 系統(tǒng)構(gòu)架

彈載高速實(shí)時(shí)信息處理SoC系統(tǒng)采用CPU作為主控核心，負(fù)責(zé)整個(gè)系統(tǒng)資源調(diào)度；以DSP作為核心數(shù)據(jù)處理器，主要實(shí)現(xiàn)彈載系統(tǒng)復(fù)雜算法；專用算法單元作為預(yù)處理加速器，用于實(shí)現(xiàn)由回波接收到完成預(yù)處理的全部流程；此外，還包含共享外設(shè)作為SoC的對(duì)外接口，分為慢速接口與快速接口，分別實(shí)現(xiàn)與慢速設(shè)備的信息交互及大規(guī)模的數(shù)據(jù)傳輸。彈載高速實(shí)時(shí)信息處理SoC系統(tǒng)總體架構(gòu)如圖6所示。

圖6所示彈載高速實(shí)時(shí)信息處理SoC系統(tǒng)主核及外設(shè)接口部分配置如下：

圖6 系統(tǒng)總體架構(gòu)

（1）系統(tǒng)主核

可分為以下五部分：

a）MINI-ARM：系統(tǒng)主核，32-bit RISC CPU，兼容ARM 920程序；

b）處理器：高性能浮點(diǎn)FPU*4，每個(gè)2GFLOPS，65 nm工藝；

c）總線結(jié)構(gòu)：AHB總線及APB總線控制單元，單總線結(jié)構(gòu)；

d）共享存儲(chǔ)空間：16*2*32kB片上Embedded SRAM；

e）控制器：DMA控制器、中斷控制器等。

（2）I/O接口及常用外設(shè)

可分為以下七部分：

a）EMIF并行傳輸接口；

b）RapidIO快速串行接口；

c）SPI模塊（含主從模式）；

d）GPIO可復(fù)用；

e）UART控制器；

f）其它配合高速ADC/DAC的數(shù)據(jù)傳輸與各類驅(qū)動(dòng)I/O管理、控制時(shí)序邏輯生成集成接口；

g）高速DDR3存儲(chǔ)器等。

4.2 互聯(lián)技術(shù)

彈載高速實(shí)時(shí)信息處理SoC系統(tǒng)包含豐富的接口資源，包含并行處理接口EMIF，高速串行接口RapidIO等，以及SPI、UART等慢速接口，彈載高速實(shí)時(shí)信息處理SoC系統(tǒng)設(shè)計(jì)總線架構(gòu)下掛于AHB、APB的主要外設(shè)承擔(dān)與外部系統(tǒng)芯片、電路通信的任務(wù)。系統(tǒng)所有接口及其與外設(shè)連接，如圖7所示。

由圖7可知，掛于AHB、APB總線的設(shè)備中AD/DA接口主要用于模擬信號(hào)采集和數(shù)字信號(hào)輸出，經(jīng)系統(tǒng)總體論證，總帶寬不小于Gbps。UART接口用于低速率、小批量數(shù)據(jù)傳輸或多處理器間控制信息的傳輸；GPIO接口用于多處理器間的控制信息傳輸、多處理器間的任務(wù)同步等。GPIO接口包含較為豐富的資源，一部分用于驅(qū)動(dòng)接收機(jī)、伺服機(jī)構(gòu)等，另一部分用于其他組合的驅(qū)動(dòng)。

圖7 系統(tǒng)總體互聯(lián)關(guān)系

除掛于AHB、APB總線的接口，系統(tǒng)還包含高速接口設(shè)備，Rapid IO接口用于海量數(shù)據(jù)搬移，為達(dá)到穩(wěn)定傳輸，1ⅩRapidIO速率可達(dá)2.5 Gbps，4ⅩRapidIO可實(shí)現(xiàn)10 Gbps的數(shù)據(jù)交換；EMIF外設(shè)訪問(wèn)接口包含豐富并行資源，采用64根并行數(shù)據(jù)線，可實(shí)現(xiàn)達(dá)800 MBps的數(shù)據(jù)傳輸，該接口可同時(shí)用于SoC啟動(dòng)程序加載，接口具備復(fù)用功能；SoC可以通過(guò)SDRAM接口與片外大容量存儲(chǔ)設(shè)備進(jìn)行高速數(shù)據(jù)讀寫(xiě)操作，可支持大1 600 Mbps的數(shù)據(jù)讀寫(xiě)操作。

4.3 專用算法

彈載信號(hào)處理系統(tǒng)中典型信號(hào)處理包含回波采集、下變頻預(yù)處理、脈沖壓縮以及回波數(shù)據(jù)處理等，彈載高速實(shí)時(shí)信息處理SoC系統(tǒng)設(shè)計(jì)采用標(biāo)準(zhǔn)IP核設(shè)計(jì)技術(shù)，針對(duì)上述信號(hào)處理模塊自主形成專用航天標(biāo)準(zhǔn)IP核，根據(jù)SoC總體設(shè)計(jì)，主要IP核包含以下四種：

（1）通用數(shù)字下變頻IP

具備多路采樣數(shù)據(jù)并行數(shù)字下變頻處理能力，下變頻速率不低于百兆赫茲，同時(shí)支持通過(guò)數(shù)據(jù)緩沖實(shí)現(xiàn)不同速率的下變頻。

（2）參數(shù)可配置濾波器IP

可實(shí)現(xiàn)通用參數(shù)可配置低通、帶通濾波器算法，濾波速率可通過(guò)數(shù)據(jù)緩沖單元調(diào)節(jié)，濾波參數(shù)寫(xiě)入專用存儲(chǔ)器單元中。

（3）可變點(diǎn)FFT處理IP

具備FFT的點(diǎn)數(shù)可設(shè)置，最長(zhǎng)支持32 K點(diǎn)的FFT；具備兩個(gè)以上可變點(diǎn)數(shù)FFT算法模塊；FFT數(shù)據(jù)可通過(guò)DMA或存儲(chǔ)器共享方式發(fā)送至處理系統(tǒng)。

（4）其他標(biāo)準(zhǔn)IP核

根據(jù)不同導(dǎo)引頭工作體制，包含AGC控制、信號(hào)化處理等專用IP核等。

彈載信號(hào)處理SoC系統(tǒng)設(shè)計(jì)從總體方案、接口互聯(lián)以及標(biāo)準(zhǔn)IP設(shè)計(jì)等方面，均借鑒了當(dāng)前成熟設(shè)計(jì)并在試驗(yàn)中取得成功應(yīng)用的FPGA和DSP的設(shè)計(jì)架構(gòu)，既能保證設(shè)計(jì)成功性，又保證自主研制能力。

5 結(jié)論

面向復(fù)合導(dǎo)引頭信號(hào)處理應(yīng)用的SoC系統(tǒng)可以實(shí)現(xiàn)導(dǎo)引頭常規(guī)信號(hào)處理功能，具備當(dāng)前高速接口的傳輸能力，保留常規(guī)低速接口的功能，并通過(guò)設(shè)計(jì)標(biāo)準(zhǔn)化IP核，保證算法設(shè)計(jì)的通用性。面向復(fù)合導(dǎo)引頭信號(hào)處理應(yīng)用的SoC設(shè)計(jì)具備可行性和工程實(shí)用性，同時(shí)對(duì)我國(guó)自主保障、技術(shù)革新具有重大的戰(zhàn)略意義。

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The Design of SoC for the Signal Processing Implementation of Composite Seeker

GAO Wei1， ZHENG Xin2， WANG Feng-jiao3
（1.Naval Armaments Department，Beijing 100841；2.Shanghai Academy of Spaceflight Technology，Shanghai 201109；3.Shanghai Radio Equipment Research Institute，Shanghai 200090，China）

SoC technology has its own advantages in the field of tactical weapons.With the increasingly run up voice of independent research of key electric components，it is extremely exigent to breach the key technologies of SoC which are used in tactical weapons and develop high performance SoC chip which is satisfied.The conception and key technologies of SoC would be introduced，then the general requirements of some composite seeker signal processing platform would be analyzed.In the final，a design scheme of SoC implement which contains AHB bus architecture，32 bits RISC-CPU，and IP core of professional arithmetic would be put frward.

seeker；signal processing；design proposal

TJ957.52

A

1671-0576（2014）03-0021-06

2014-08-01

高 維（1971-），男，工程師，主要從事裝備管理；鄭 鑫（1980-），男，高工，主要從事導(dǎo)彈預(yù)研項(xiàng)目管理；王鳳姣（1989 -），女，碩士，主要從事雷達(dá)信號(hào)處理技術(shù)研究。