基于DDS的頻綜電路系統(tǒng)的研究

辛麗娜 石寶華

摘 要：頻綜電路系統(tǒng)是雷達(dá)以及通信系統(tǒng)的關(guān)鍵部件之一，該論文論述了高頻率穩(wěn)定度、低雜散、低相噪頻綜的設(shè)計過程，設(shè)計和研制出了基于FPGA和高性能DDS芯片AD9910的頻綜電路系統(tǒng)。對頻綜電路系統(tǒng)的原理進(jìn)行了詳細(xì)的闡述，給出了主要的硬件選擇，它采用美國模擬器件公司（AD公司）的芯片AD9910，從DDS芯片的輸出，經(jīng)低通濾波得到正弦信號，并用FPGA對其控制，對該信號進(jìn)行調(diào)頻，然后通過倍頻放大對信號進(jìn)行完善。并對其進(jìn)行了系統(tǒng)性能測試，證明達(dá)到了預(yù)期性能指標(biāo)要求。

關(guān)鍵詞：頻綜電路系統(tǒng) DDS AD9910

中圖分類號：TN741 文獻(xiàn)標(biāo)識碼：A 文章編號：1672-3791（2014）09（c）-0088-01

1 頻綜電路的設(shè)計

利用FPGA和DSP、AD9910等硬件電路研究3～5 GHz頻綜電路系統(tǒng)的要求：

（1）參考頻率源為100 MHz；（2）頻率穩(wěn)定度為0.5 PPM；（3）輸出頻率為3～5 GHz；（4）輸出功率優(yōu)于0 dBM。

利用DDS激勵倍頻器的頻綜電路系統(tǒng)實現(xiàn)100 MHz恒溫晶振，100 MHz恒溫晶振為AD9910提供基準(zhǔn)頻率，經(jīng)AD9910內(nèi)部鎖相環(huán)提供1 GHz的時鐘頻率。由FPGA對AD9910寫控制字，可產(chǎn)生高達(dá)330 MHz的正弦信號，該信號再通過濾波、放大、倍頻等處理被變換到3.9 GHz，達(dá)到設(shè)計要求。

2 系統(tǒng)硬件電路設(shè)計

2.1 AD9910的介紹

AD9910是ADI公司推出的一款單片DDS器件，在外接時鐘頻率為1 GHz，其輸出頻率不應(yīng)大于系統(tǒng)時鐘頻率的40%，即模擬輸出頻率高達(dá)400 MHz。

AD9910支持4種模式，本設(shè)計采用FPGA芯片SPARTAN-6通過串行方式對AD9910寫控制字設(shè)置系統(tǒng)參數(shù)，改變其工作狀態(tài)。

2.2 時鐘設(shè)計

高穩(wěn)定的l00 MHz晶振產(chǎn)生的時鐘信號通過REF_CLK引腳輸入到AD99l0，經(jīng)過AD9910內(nèi)部的鎖相環(huán)10倍頻后生成1G的采樣時鐘。

2.3 濾波、放大、倍頻電路

倍頻器是以非線性器件為理論基礎(chǔ)的，電流通過非線性器件可以產(chǎn)生除基波以外的高次諧波。DDS輸出330 MHz，不能滿足設(shè)計要求DDS輸出信號經(jīng)MAR-8+放大之后，由RKK-4-23+進(jìn)行四倍頻，由HFCN1080+濾除低次諧波，再經(jīng)一級放大，由LFCN1325+濾除高次諧波。將此信號經(jīng)AMK-3-452+三倍頻得到點頻3.9 GHz信號。

3 軟件設(shè)計

FPGA是整個系統(tǒng)的主要控制部分，以1 GHz為時鐘頻率，輸出頻率為330 MHz情況下的控制字是547AE128。

AD9910可以通過設(shè)置不同的寄存器參數(shù)，可以實現(xiàn)不同功能，寄存器特性如表1所示。

4 波形仿真及結(jié)果

用頻譜分析儀測試頻率源的性能，實驗和應(yīng)用結(jié)果表明，信號輸出頻率為3.9 GHz時，功率為1.67 dBm，頻率在10 kHz時的相位噪聲為-48 dBc/Hz。由于DDS原理，會產(chǎn)生一些帶外雜散。（如圖1、圖2）

5 結(jié)論

該論文論述了基于AD9910的頻綜電路系統(tǒng)的研制過程，采用頻率穩(wěn)定度為0.05 PPM的100 MHz恒溫晶體振蕩器為基準(zhǔn)源，研制出了基于AD9910的高頻率、穩(wěn)定度高、低相噪頻綜電路系統(tǒng)。進(jìn)行了系統(tǒng)建模、電路仿真與性能測試等實驗研究，證明了理論研究的正確性。但缺點是系統(tǒng)成本、復(fù)雜性較高。研究成果可以較容易的擴(kuò)展到其它頻段頻率源的研制。

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