基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì)

黃保瑞,楊世平

（延安大學(xué)物電學(xué)院，陜西延安,716000）

基于FPGA的全數(shù)字鎖相環(huán)設(shè)計(jì)

黃保瑞,楊世平

（延安大學(xué)物電學(xué)院，陜西延安,716000）

介紹了全數(shù)字鎖相環(huán)的基本構(gòu)成，分析了各個(gè)模塊的工作原理，采用Verilog硬件描述語言進(jìn)行建模，并運(yùn)用Xilinx公司的ISE Design Suite 14.3軟件進(jìn)行設(shè)計(jì)仿真及FPGA的硬件驗(yàn)證。

全數(shù)字鎖相環(huán);FPGA;Verilog

0 引言

鎖相技術(shù)也是鎖相環(huán)技術(shù)，于1932年被提出，應(yīng)用范圍逐漸擴(kuò)大，尤其是電子技術(shù)相關(guān)的各個(gè)領(lǐng)域。該技術(shù)經(jīng)常被用于數(shù)字通信的調(diào)制解調(diào)、位同步、頻率合成等方面。鎖相環(huán)是一個(gè)使輸出信號與參考信號在頻率和相位上同步的電路。全數(shù)字鎖相環(huán)（ADPLL）是完全的數(shù)字系統(tǒng)，相比模擬鎖相環(huán)和混合鎖相環(huán)，具有穩(wěn)定性高、抗干擾性強(qiáng)、面積小、功耗低和易于移植等優(yōu)點(diǎn)。本文介紹了一種用Verilog硬件描述語言實(shí)現(xiàn)全數(shù)字鎖相環(huán)的方法。

1 ADPLL的構(gòu)成及工作原理

全數(shù)字鎖相環(huán)主要由四部分構(gòu)成，分別是鑒相器、除N計(jì)數(shù)器、K變模可逆計(jì)數(shù)器以及脈沖加減電路，基本結(jié)構(gòu)如圖1所示。系統(tǒng)輸入信號與反饋信號輸入數(shù)字鑒相器，進(jìn)行比較，鑒相器輸出超前和滯后信號，脈寬即為信號的相位差，之后進(jìn)過數(shù)控濾波器進(jìn)行計(jì)數(shù)，當(dāng)達(dá)到設(shè)定值就輸出加減脈沖信號，然后送到數(shù)控振蕩器的控制端，使輸出信號的頻率向輸入信號的頻率靠攏，直至相位保持恒定，從而實(shí)現(xiàn)相位鎖定。

2 ADPLL模塊的功能分析與設(shè)計(jì)

2.1 數(shù)字鑒相器

常用的數(shù)字鑒相器類型有兩種，一種是邊沿控制鑒相器，另一種是異或門鑒相器，文章采用的是異或門鑒相器。輸入信號與輸出信號之間的相位差為θ=θin-θout,K變?？赡嬗?jì)數(shù)器將輸出誤差信號作為其計(jì)數(shù)方向信號。環(huán)路鎖定時(shí)，S為占空比為50%的方波，此時(shí)絕對相位差為π/2。因此異或門鑒相器的相位差范圍為-π/2<θ<π/2。

2.2 K變?？赡嬗?jì)數(shù)器

K計(jì)數(shù)器由兩個(gè)相互獨(dú)立的計(jì)數(shù)器組成，通常稱為“加計(jì)數(shù)器”和“減計(jì)數(shù)器”，計(jì)數(shù)的范圍為[0,K-1]。K計(jì)數(shù)器進(jìn)行加減運(yùn)算主要是依據(jù)相位差，進(jìn)行加運(yùn)算的前提是處于低電平時(shí)，若是計(jì)數(shù)值達(dá)到K/2預(yù)設(shè)的模值，那么進(jìn)位端輸出的是高電平；計(jì)數(shù)器進(jìn)行減運(yùn)算時(shí)則是處于高電平的條件下，當(dāng)計(jì)數(shù)值達(dá)到K/2時(shí)，則借位端輸出高電平。K變?？赡嬗?jì)數(shù)器部分VerilogHDL代碼設(shè)計(jì)如下；

always@(posedge Kclock or prsedge reset)

begin

if(reset)

Count<=0;

else if(enable)

…………

begin

if(Count==0)

Count<=Ktop;

else

Count<=Count-1;

end

assign carry=enable&(!dnup)&(Count==Ktop);

assign borrow=enable&dnup&(Count==0);

endmodule

2.3 數(shù)字壓控振蕩器

除N計(jì)數(shù)器和加減脈沖電路組成為數(shù)字壓控振蕩器，為了實(shí)現(xiàn)對輸入信號頻率和相位的跟蹤和調(diào)整，K計(jì)數(shù)器進(jìn)位信號和借位信號分別與加減脈沖電路的INC和DEC信號相接，從而在輸入信號的頻率和相位上將輸出信號鎖定。為了最終得到整個(gè)環(huán)路的輸出信號，需除N計(jì)數(shù)器對加減脈沖電路的輸出進(jìn)行N分頻。此外，根據(jù)fc=IDCLOCK/2N，若是想得到不同環(huán)路中心頻率fc，可改變分頻值N。

3 電路仿真與實(shí)現(xiàn)

系統(tǒng)采用Verilog硬件描述語言建模，使用Xilinx公司的ISE Design Suite 14.3軟件進(jìn)行時(shí)序仿真，仿真波形如圖所示,中心頻率clk=10MHz，N=32，K=8,fin=0.04MHz。從S的波形可以看出，在一定的時(shí)鐘周期以后輸不變，說明fin和fout的相位保持了恒定。最后使用Xilinx公司XUPV-5LX110T開發(fā)板驗(yàn)證，結(jié)果與仿真結(jié)果一致。

4 結(jié)束語

本文介紹了基于FPGA的全數(shù)字鎖相環(huán)的設(shè)計(jì)與實(shí)現(xiàn)，給出了系統(tǒng)中模塊的工作原理，應(yīng)用Verilog描述語言建模，可以根據(jù)需要修改分頻值及模值來控制鎖定時(shí)間，具有設(shè)計(jì)靈活，實(shí)現(xiàn)方便等特點(diǎn)，可以廣泛應(yīng)用于數(shù)字電路系統(tǒng)

[1] FloydM.Gardner著.姚劍清譯.鎖相環(huán)技術(shù)（第3版）[M].北京：人民郵電出版社，2007.

[2] 王杰敏，楊虹.全數(shù)字鎖相環(huán)的設(shè)計(jì)[J].通信電源技術(shù)，2009,（3）；40-43.

[3] Roland E Best著.李永明，王海永等譯.鎖相環(huán)設(shè)計(jì)、仿真與應(yīng)用（第5版）[M].北京：清華大學(xué)出版社，2007.

[4] 胡華春，石玉.數(shù)字鎖相環(huán)路原理與應(yīng)用[M].上海:科學(xué)技術(shù)出版社.1990

Design of all digital phase locked loop based on FPGA

Huang Baorui,Yang Shiping
(College Of Physics and Electronic Information，Yan’an University，Yan’an，716000，China)

This paper introduces the basic structure of all digital phase locked loop,analyses the working principle of each module,using Verilog hardware description language for modeling,hardware verification and the use of Xilinx's ISE Design Suite 14.3 software was used for simulation and FPGA.

All digital phase locked loop;FPGA;Verilog

圖1 全數(shù)字鎖相環(huán)基本框圖

圖2 .整體仿真波形