Multisim 10在數(shù)字電路競(jìng)爭(zhēng)冒險(xiǎn)中的仿真分析與應(yīng)用

鄧友娥，顏志森

Multisim 10在數(shù)字電路競(jìng)爭(zhēng)冒險(xiǎn)中的仿真分析與應(yīng)用

鄧友娥1，顏志森2*

（1.韶關(guān)學(xué)院物理與機(jī)電工程學(xué)院，廣東韶關(guān)512005；2.韶關(guān)學(xué)院學(xué)報(bào)編輯部，廣東韶關(guān)512005）

引入Mltisim 10仿真軟件，在虛擬平臺(tái)上展現(xiàn)數(shù)字電路競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的過(guò)程和實(shí)驗(yàn)仿真.闡述了競(jìng)爭(zhēng)冒險(xiǎn)會(huì)破壞電路原有的邏輯功能并使電路產(chǎn)生誤動(dòng)作，導(dǎo)致數(shù)字系統(tǒng)紊亂的嚴(yán)重后果.實(shí)驗(yàn)仿真教學(xué)直觀(guān)、生動(dòng)、形象，能更好地使理論教學(xué)與實(shí)踐相結(jié)合，對(duì)培養(yǎng)學(xué)生的學(xué)習(xí)興趣及組合邏輯電路的設(shè)計(jì)具有重要的意義.

仿真；數(shù)字邏輯；競(jìng)爭(zhēng)冒險(xiǎn)；Mltisim 10

在科學(xué)技術(shù)高速發(fā)展的今天，對(duì)數(shù)字電路的脈沖頻率要求越來(lái)越高，脈沖的變化對(duì)數(shù)字電路的影響非常敏感［1］.數(shù)字電路有組合邏輯電路和時(shí)序邏輯電路兩大部分.組合邏輯電路主要是由門(mén)電路組合而成.時(shí)序邏輯電路則是由組合邏輯電路和觸發(fā)器電路共同組成.由于組合邏輯電路的設(shè)計(jì)都是在輸入、輸出處于穩(wěn)定的邏輯電平下進(jìn)行的.因此，為了保證組合邏輯系統(tǒng)的可靠性、穩(wěn)定性，有必要研究在輸入信號(hào)邏輯電平發(fā)生變化的瞬間電路是怎樣工作的.

在較復(fù)雜的數(shù)字電路系統(tǒng)中，組合邏輯電路由于引線(xiàn)、器件傳輸和變換存在瞬間的延時(shí)，信號(hào)在輸出端也極有可能出現(xiàn)虛假信號(hào)，即過(guò)渡干擾脈沖，使邏輯電路產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)，輸出錯(cuò)誤信號(hào)，達(dá)不到預(yù)定電路的設(shè)計(jì)功能.電路出現(xiàn)競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象將直接影響，甚至?xí)?dǎo)致整個(gè)數(shù)字系統(tǒng)的錯(cuò)誤工作，結(jié)果出現(xiàn)邏輯紊亂.引入Multisim 10仿真軟件，把理論知識(shí)與實(shí)際問(wèn)題有機(jī)地結(jié)合，對(duì)數(shù)字電路中產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)進(jìn)行剖析和直觀(guān)判斷，從而有效地使學(xué)生在設(shè)計(jì)組合電路時(shí)，及時(shí)發(fā)現(xiàn)和消除競(jìng)爭(zhēng)冒險(xiǎn).這對(duì)達(dá)到預(yù)定的設(shè)計(jì)目標(biāo)有著實(shí)際意義［2］.

1 Multisim 10軟件的應(yīng)用特點(diǎn)

Multisim 10是美國(guó)NI公司推出的以Windows為基礎(chǔ)的、具有豐富仿真分析能力的電路設(shè)計(jì)和仿真工具軟件.仿真軟件包含了電路原理圖的圖形輸入、電路硬件描述語(yǔ)言輸入方式，提供了龐大的元件數(shù)據(jù)庫(kù).電子電路仿真設(shè)計(jì)由Multisim、PCB設(shè)計(jì)軟件Ultiboard、布線(xiàn)引擎Autoroute及通信電路分析與設(shè)計(jì)4個(gè)模塊構(gòu)成.該軟件用于模擬電子電路、數(shù)字電子電路、模擬／數(shù)字混合電路仿真，克服了傳統(tǒng)電子設(shè)計(jì)工作的諸多限制.軟件主要特點(diǎn)是：(1)設(shè)計(jì)與實(shí)驗(yàn)同步進(jìn)行，邊設(shè)計(jì)邊實(shí)驗(yàn)，修改調(diào)試方便；(2)設(shè)計(jì)、實(shí)驗(yàn)用的電子元器件和電子測(cè)量?jī)x器、萬(wàn)用表等基本與實(shí)物相同，可完成各種類(lèi)型的電路設(shè)計(jì)與實(shí)驗(yàn)；(3)18種分析軟件可方便地對(duì)電路參數(shù)進(jìn)行測(cè)試和分析；(4)直接打印輸出實(shí)驗(yàn)數(shù)據(jù)、測(cè)試參數(shù)、曲線(xiàn)和電路原理圖；(5)不消耗實(shí)際的元器件，實(shí)驗(yàn)所需元器件的種類(lèi)和數(shù)量不受限制，實(shí)驗(yàn)成本低、速度快、效率高；(6)設(shè)計(jì)和實(shí)驗(yàn)成功的電路可以直接在產(chǎn)品中使用.設(shè)計(jì)人員通過(guò)Multisim 10軟件、虛擬儀器技術(shù)和PCB設(shè)計(jì)，完成從理論到原理圖捕獲與仿真，再到原型設(shè)計(jì)和測(cè)試這樣一個(gè)完整的綜合設(shè)計(jì)流程.

2 Multisim 10對(duì)數(shù)字電路競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象仿真的判斷和分析

競(jìng)爭(zhēng)冒險(xiǎn)是發(fā)生在數(shù)字邏輯電路實(shí)際運(yùn)行中的一種現(xiàn)象［3］.在電路的實(shí)際運(yùn)行中，信號(hào)的變化以及電路傳輸延遲的存在都可能造成競(jìng)爭(zhēng)冒險(xiǎn)的產(chǎn)生.引起競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的原因主要因?yàn)檩斎胄盘?hào)的變化需要經(jīng)過(guò)瞬間的過(guò)渡時(shí)間.當(dāng)輸入端的兩個(gè)變量同時(shí)向相反狀態(tài)變化并延時(shí)，輸出端就極有可能出現(xiàn)過(guò)渡的干擾脈沖（尖峰脈沖），稱(chēng)之為競(jìng)爭(zhēng)冒險(xiǎn).競(jìng)爭(zhēng)冒險(xiǎn)有兩種情況“1”（高電平）冒險(xiǎn)和“0”（低電平）冒險(xiǎn).

2.1 “1”高電平競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的仿真判斷與分析

在軟件平臺(tái)構(gòu)建仿真電路，如圖1所示.其中圖1（a）電路由數(shù)字邏輯門(mén)和脈沖源構(gòu)成，圖1（b）用仿真雙蹤示波器測(cè)量仿真電路的輸入和輸出波形，方波為輸入波形、尖脈沖波形為輸出波形.仿真電路的邏輯表達(dá)式Y(jié)=A·Bˉ.理論分析：輸入信號(hào)A、B接同一脈沖，當(dāng)輸入脈沖發(fā)生變化時(shí)，輸出Y保持不變，即為“0電平”.但是，由于7404N邏輯非門(mén)輸出延時(shí)，在輸入方波信號(hào)A、B的上升沿，對(duì)應(yīng)電路輸出Y波形有個(gè)正的窄脈沖輸出.電路出現(xiàn)正的窄干擾脈沖是由輸入的原變量A和反變量B同時(shí)加入到與門(mén)而出現(xiàn)的干擾現(xiàn)象，正的窄脈沖稱(chēng)之為“1”（高電平）型冒險(xiǎn).

圖1 “1高電平”冒險(xiǎn)電路及仿真波形

2.2 “0”低電平競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的仿真判斷與分析

“0”低電平競(jìng)爭(zhēng)冒險(xiǎn)仿真電路如圖2（a）所示.電路的邏輯表達(dá)式為Y=A+，理論上分析，無(wú)論輸入信號(hào)A如何變化，輸出Y保持不變恒為高電平.但是，由于G1邏輯非延時(shí)的上升沿要滯后A的下降沿.因此，在瞬間內(nèi)G2門(mén)（74LS32N或門(mén)）的兩個(gè)輸入端都出現(xiàn)A和為兩個(gè)互補(bǔ)低電平，電路在輸出端就出現(xiàn)一個(gè)負(fù)跳變尖脈沖.從圖2（b）可看到輸入信號(hào)A是方波，在方波的下降沿，對(duì)應(yīng)的輸出波形有一個(gè)負(fù)窄脈沖輸出，這種窄脈沖稱(chēng)之為“0”（低電平）型冒險(xiǎn).圖2（a）的或門(mén)二輸入信號(hào)分別由G1門(mén)輸出和A輸入，兩個(gè)經(jīng)不同時(shí)刻到達(dá)或門(mén)的現(xiàn)象稱(chēng)為競(jìng)爭(zhēng)，由此而產(chǎn)生輸出負(fù)跳變脈沖的象稱(chēng)為冒險(xiǎn).

數(shù)字電路邏輯門(mén)在構(gòu)成電路時(shí)可以設(shè)定：TTL系列的集成電路，邏輯門(mén)的延遲時(shí)間為15 ns左右，4 000系列集成電路，邏輯門(mén)的延遲時(shí)間在100 ns左右［4］.由于Multisim 10仿真軟件設(shè)置邏輯門(mén)的延時(shí)時(shí)間很小，可能競(jìng)爭(zhēng)冒險(xiǎn)仿真效果不夠明顯.仿真設(shè)計(jì)電路，邏輯門(mén)的上升延遲時(shí)間和下降延遲時(shí)間默認(rèn)值為15 ns.

圖2 “0低電平”冒險(xiǎn)電路及仿真波形

2.3卡諾圖判斷競(jìng)爭(zhēng)冒險(xiǎn)的方法及競(jìng)爭(zhēng)冒險(xiǎn)的消除

組合邏輯電路多變量輸入競(jìng)爭(zhēng)冒險(xiǎn)判斷：畫(huà)出邏輯函數(shù)的卡諾圖，當(dāng)卡諾圖中兩個(gè)合并最小項(xiàng)的圈相切，各合并最小項(xiàng)的圈各自獨(dú)立，不相交時(shí)，則可判定組合邏輯電路存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象.例如：邏輯函數(shù)表達(dá)式Y(jié)=A C+BC的卡諾圖，如圖3所示.AB和BC相切，說(shuō)明該邏輯電路存在競(jìng)爭(zhēng)冒險(xiǎn).由代數(shù)式分析，當(dāng)A= B=0時(shí)，Y=C+C.電路輸出波形將出現(xiàn)很窄的負(fù)跳變競(jìng)爭(zhēng)冒險(xiǎn).如果在圖3中增加不影響計(jì)算結(jié)果的AC（冗余項(xiàng)），邏輯表達(dá)式演變?yōu)閅=A C+BC+AC，競(jìng)爭(zhēng)冒險(xiǎn)被消除，達(dá)到設(shè)計(jì)的目的.

圖3 卡諾圖判斷競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象

3 Multisim 10仿真軟件在組合邏輯電路競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象中的應(yīng)用

組合邏輯電路由邏輯門(mén)組成，只要輸入信號(hào)的變化，傳輸?shù)诫娐犯骷?jí)門(mén)，因電路傳輸存在延遲時(shí)間而出現(xiàn)信號(hào)快慢差異的競(jìng)爭(zhēng)現(xiàn)象.競(jìng)爭(zhēng)的結(jié)果是輸出錯(cuò)誤的冒險(xiǎn)信號(hào).如果組合邏輯電路存在競(jìng)爭(zhēng)就有可能產(chǎn)生冒險(xiǎn)，造成輸出的錯(cuò)誤動(dòng)作.數(shù)字邏輯電路有組合邏輯電路和時(shí)序邏輯電路，它們的基本構(gòu)件是邏輯門(mén)，在設(shè)計(jì)數(shù)字電路時(shí)，就必須充分考慮到競(jìng)爭(zhēng)冒險(xiǎn)是否出現(xiàn)，分析競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的原因并消除競(jìng)爭(zhēng)冒險(xiǎn)，以避免設(shè)計(jì)的結(jié)果出現(xiàn)錯(cuò)誤的信息.

3.1采用與非門(mén)實(shí)現(xiàn)邏輯電路

對(duì)于多輸入的組合邏輯表達(dá)式F=AB+ABC+D,電路設(shè)計(jì)一般情況下采用與非門(mén)來(lái)實(shí)現(xiàn)邏輯電路，其表達(dá)式F=AB·ABC·D，判斷該電路是否存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象.

在軟件平臺(tái)上構(gòu)建仿真電路，集成芯片采用74LS00、74LS04、74LS10構(gòu)成組合邏輯電路，如圖4（a）所示.輸入A、C、D信號(hào)置高電平，輸入信號(hào)B端輸入1 kHz方波信號(hào)，用示波器觀(guān)察輸入、輸出信號(hào)波形.由表達(dá)式可知，理論上不考慮引線(xiàn)和邏輯門(mén)的延時(shí)，且電路處于穩(wěn)定狀態(tài)時(shí)，無(wú)論輸入信號(hào)B如何變化，輸出保持不變且恒為1（高電平）.但在實(shí)際的組合邏輯電路中，因?yàn)檫壿嬮T(mén)存在傳輸?shù)难舆t，信號(hào)在各路徑上的傳輸時(shí)間不同，電路出現(xiàn)了競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象.仿真波形如圖4（b）所示.輸入方波信號(hào)，在方波的下降沿，電路的輸出端出現(xiàn)負(fù)的窄脈沖，判斷該組合邏輯電路輸入信號(hào)B存在“0”（低電平）型冒險(xiǎn).如果不加以消除，則設(shè)計(jì)的電路達(dá)不到預(yù)計(jì)的結(jié)果.

圖4 組合邏輯仿真電路及波形

此外，在TTL集成邏輯門(mén)設(shè)計(jì)中，應(yīng)將多余輸入端接高電平，即通過(guò)限流電阻與電源相連接，或通過(guò)大電阻（大于1 kΩ）接到地，這也相當(dāng)于輸入端外接高電平.當(dāng)TTL門(mén)電路的工作速度不高時(shí)，信號(hào)源驅(qū)動(dòng)能力較強(qiáng)，多余輸入端也可與使用的輸入端并聯(lián)使用.避免外界的干擾，破壞電路的邏輯功能.

3.2 Multisim 10軟件在消除競(jìng)爭(zhēng)冒險(xiǎn)仿真電路中的應(yīng)用

競(jìng)爭(zhēng)冒險(xiǎn)的存在會(huì)導(dǎo)致數(shù)字電路系統(tǒng)出現(xiàn)錯(cuò)誤動(dòng)作，設(shè)計(jì)輸出的結(jié)果發(fā)生偏離.因此，必須消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象.消除競(jìng)爭(zhēng)冒險(xiǎn)的方法有：修改邏輯設(shè)計(jì)（增加冗余項(xiàng)）、脈沖選通、并聯(lián)小電容（4～50pf）等方法.

（1）并聯(lián)小電容：組合邏輯電路中由競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的尖峰脈沖有大量的高頻成分.因此，在電路輸出端并接微法級(jí)的小電容，構(gòu)成低通濾波，起到平波的作用，抑制尖峰脈沖，消除輸出端邏輯錯(cuò)誤的可能.該電路簡(jiǎn)單易行，但會(huì)導(dǎo)致輸出波形上升或下降沿變緩.對(duì)于時(shí)序邏輯電路產(chǎn)生的競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，采用將小電容并聯(lián)在產(chǎn)生競(jìng)爭(zhēng)冒險(xiǎn)電路的輸入端，即可消除競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象對(duì)數(shù)字系統(tǒng)性能所造成的影響.

（2）選通法：選通法是組合邏輯電路消除競(jìng)爭(zhēng)冒險(xiǎn)的一種方法.在電路上加上一個(gè)選通信號(hào)，輸入信號(hào)發(fā)生變化時(shí)，輸出端與電路斷開(kāi).當(dāng)電路達(dá)到新的穩(wěn)定狀態(tài)之后，選通信號(hào)工作，電路不需增加元件，在輸出端就能抑制干擾脈沖的出現(xiàn)［5］.但是，輸出信號(hào)將變?yōu)槊}沖信號(hào)，且脈沖寬度與選通脈沖寬度相同.因此，設(shè)計(jì)者必須考慮到脈沖與輸入信號(hào)同步，對(duì)選通脈沖寬度和加入的時(shí)間有較高的要求.

（3）修改邏輯設(shè)計(jì)（增加乘積項(xiàng)）：組合邏輯電路表達(dá)式為F=AB+ABC+D，當(dāng)A=C=D=1，F(xiàn)=B+B=1，互補(bǔ)項(xiàng)相加相加等于1，構(gòu)成了競(jìng)爭(zhēng)冒險(xiǎn)產(chǎn)生的條件.只要修改邏輯設(shè)計(jì)，增加不影響計(jì)算結(jié)果的冗余項(xiàng)AC，直接修改邏輯電路函數(shù)表達(dá)式F=AB+ABC+D+AC，當(dāng)A=C=D=1時(shí)，F(xiàn)=B+B+1，不會(huì)出現(xiàn)只有互補(bǔ)項(xiàng)相加的結(jié)果，消除了競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象.

圖5（a）電路通過(guò)修改邏輯設(shè)計(jì)，增加冗余項(xiàng)AC.圖5（b）輸出波形為高電平，沒(méi)有出現(xiàn)窄的尖峰干擾脈沖.該邏輯電路用與非門(mén)的形式實(shí)現(xiàn)F=AB+ABC+D+AC=AB·ABC·D·AC.該方法常用于組合邏輯電路的設(shè)計(jì)，增加冗余項(xiàng)用卡諾圖的方法簡(jiǎn)單，且易排除競(jìng)爭(zhēng)冒險(xiǎn).

圖5 消除競(jìng)爭(zhēng)冒險(xiǎn)電路及波形

4 結(jié)語(yǔ)

競(jìng)爭(zhēng)冒險(xiǎn)是數(shù)字電路中存在的一種現(xiàn)象［6］.采用Multisim 10仿真軟件平臺(tái)構(gòu)建數(shù)字組合邏輯電路設(shè)計(jì)實(shí)驗(yàn)，直觀(guān)地展示所設(shè)計(jì)電路是否存在競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象，揭示了組合邏輯電路競(jìng)爭(zhēng)冒險(xiǎn)發(fā)生現(xiàn)象和產(chǎn)生機(jī)理.從仿真示波器顯示的結(jié)果看，只要有競(jìng)爭(zhēng)冒險(xiǎn)，邏輯電路的輸出就出現(xiàn)干擾窄脈沖，造成錯(cuò)誤的信號(hào)，引起邏輯紊亂，影響設(shè)計(jì)結(jié)果.對(duì)于多輸入的組合邏輯電路用卡諾圖的方法，找到冗余項(xiàng)消除尖峰干擾脈沖.對(duì)于時(shí)序邏輯電路設(shè)計(jì)中用到的與門(mén)、與非門(mén)，通常采用并聯(lián)小電容的方式來(lái)消除競(jìng)爭(zhēng)冒險(xiǎn).由于軟件仿真電路與實(shí)際的電路工作狀態(tài)的主要差異是，邏輯門(mén)的傳輸延遲時(shí)間是設(shè)定默認(rèn)值，設(shè)計(jì)者要自行重新設(shè)定.應(yīng)用仿真軟件把理論教學(xué)與實(shí)驗(yàn)教學(xué)融為一體，極大地調(diào)動(dòng)了學(xué)生的學(xué)習(xí)興趣，可為培養(yǎng)創(chuàng)新型設(shè)計(jì)奠定良好基礎(chǔ).

［1］丁偉，關(guān)宇，馬麗梅，等.基于multisim的組合電路中競(jìng)爭(zhēng)冒險(xiǎn)的仿真分析［J］.工業(yè)和信息化教育，2013（8）：9.

［2］趙波．Multisim在競(jìng)爭(zhēng)冒險(xiǎn)教學(xué)中的應(yīng)用［J］．現(xiàn)代電子技術(shù)，2010，318(7):166-168．

［3］石飛飛，孫琳琳.數(shù)字電路中競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的判斷和消除方法［J］.科技資訊，2010（21）：130-131.

［4］吳炎波，鄧冠群.數(shù)字電路中競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的分析和研究［J］.科技創(chuàng)新導(dǎo)報(bào)，2011（12）：9.

［5］周濤,張銳敏.基于multisim 10的電子電路計(jì)算機(jī)仿真分析與應(yīng)用［J］.科技信息，2008（18）:62-63.

［6］聶典,丁偉.基于multisim 10計(jì)算機(jī)仿真在電子電路設(shè)計(jì)中的應(yīng)用［M］.北京:電子工業(yè)出版社，2009．

Research on the application of Multisim 10 in race and competition in digital circuit

DENG You-e1，YAN Zhi-sen2*
（1.School of Physics and Mechanical&Electrical Engineering; 2.Editorial Department of Journal,Shaoguan University,Shaoguan 512005,Guangdong,China）

In this paper，the phenomenon of race and competition in digital circuit was simulated with Multisim 10 will destroy the logic function of the circuit，so the digital circuit will generate the error signal．The method of experiment simulation teaching is intuitive，vivid，imagery，which has three advantage，the first one is integration of theory with practice，the second one is that it will help to inspire the students，and the third one is that it will be positive in combinational logic circuit design.

experiment simulation；digital circuit；race and competition；Multisim 10

TP391.9

A

1007-5348（2014）12-0023-05

（責(zé)任編輯：李婉）

2014-03-29

韶關(guān)學(xué)院第十二批校級(jí)教育教學(xué)改革研究項(xiàng)目（SYJY121117）.

鄧友娥（1956-），女，江西臨川人，韶關(guān)學(xué)院物理與機(jī)電工程學(xué)院高級(jí)實(shí)驗(yàn)師，主要從事電子技術(shù)教學(xué)與實(shí)驗(yàn)研究.*通訊作者.