數(shù)字音頻D類功放電源誤差校正方法研究

袁永金，樊養(yǎng)余，于澤琦，呂國云，史龍飛

（西北工業(yè)大學 陜西 西安 710127）

隨著電子設(shè)備日益向小型化、便攜化方向發(fā)展，功耗成為設(shè)計需要考慮的重要問題，為此，對電子設(shè)備效率提出了更高的要求。傳統(tǒng)的A類，B類和AB類線性音頻功放最多只能達到50%的電源效率，而音頻D類功放只讓功率晶體管工作在開關(guān)狀態(tài)，其電源效率理論上可達100%。在實際應(yīng)用中，雖然功率放大級還會存在一定的電能消耗，但其效率依然可達到80%～90%[1]，因而具有廣泛的應(yīng)用前景。音頻D類功放功率級利用功率晶體管的開關(guān)特性放大信號，這使得其電源效率遠遠高于傳統(tǒng)線性功放，但是在功率晶體管放大信號的同時，功率級供電電源所包含的噪聲、紋波會使功率級輸出信號發(fā)生失真，從而使功放性能大大降低。因此，校正功率級電源噪聲引起的誤差，提高音頻D類功放的輸出性能，成為眾多研究者的研究目標。為了解決功率級電源噪聲和諧波所產(chǎn)生的誤差，許多研究者提出了不同的方案，J.Tol等人采用對系統(tǒng)加入兩個高帶寬ADC來對功率級的輸出信號分壓后進行模數(shù)轉(zhuǎn)換，然后設(shè)計一個數(shù)字控制器把系統(tǒng)輸入信號和功率級輸出信號進行比較，從而校正功率級誤差[2]；Miguel Angel Rojas-Gonzalez等人采用雙閉環(huán)反饋校正功率級電源誤差[3]；P. T. Krein等人在數(shù)字PWM發(fā)生器和BBM模塊之間加入模擬比較器，通過比較BBM模塊的輸入和功率級的輸出調(diào)整模擬比較器的閾值對誤差進行校正[4]；Pallab Midya等人則采用將功率管輸出信號與數(shù)字PWM信號比較后的差值進行A/D轉(zhuǎn)換，轉(zhuǎn)換結(jié)果引入PWM誤差校正模塊完成對功率管輸入信號的校正[5]。在這些校正方法中，模擬器件較多，設(shè)計復雜，大多應(yīng)用于傳統(tǒng)D類功放，同時時序的有效匹配也是制約校正性能的重要因素。

隨著各領(lǐng)域數(shù)字化程度的不斷加深，越來越多的音源采用數(shù)字音源，高效率、低損耗，可以直接放大數(shù)字音源的數(shù)字音頻D類功率放大器日益受到人們的關(guān)注。因此，本文結(jié)合數(shù)字音頻D類功放核心控制IP提出一種基于FPGA的數(shù)字音頻D類功放電源誤差校正方法，實現(xiàn)對電源誤差的實時在線校正，有效提高數(shù)字音頻D類功放的性能。

1 電源噪聲對數(shù)字音頻D類功放影響分析

數(shù)字音頻D類功放利用功率晶體管的開關(guān)特性放大調(diào)制的二值連續(xù)時間信號，當功率晶體管關(guān)閉時，輸出為0電平，當功率晶體管開啟時，輸出為功率級供電電平VDD，若 為理想電源，功率晶體管輸出信號為理想PWM波，然而在實際應(yīng)用中，所使用的電源往往由工頻交流電變壓之后整流、濾波得到，其不可避免的含有工頻50 Hz的噪聲與諧波噪聲。這些噪聲使得功率晶體管的輸出高電平不再是穩(wěn)定的 ，從而在音頻頻段內(nèi)引入噪聲，降低了數(shù)字音頻D類功放的整體性能。

根據(jù)已有的PWM信號數(shù)學模型[6]，理想PWM調(diào)制信號可以表示為：

其中 表示靜態(tài)偏置，M表示調(diào)制系數(shù)， ws表示輸入信號的角頻率，wc表示載波的角頻率， Jn()表示n階第一類貝塞爾函數(shù)。

對于功率級供電電源，可以將其視為理想供電電源與電源噪聲的疊加。實際的供電電源VDD+N可以歸一化表示為：

其中VDD為理想的功率級供電電源， Vn為歸一化的電源噪聲，wn為電源噪聲的頻率，N為電源噪聲的歸一化幅度。由于Vn的影響，通過功率級的信號將會產(chǎn)生誤差。

添加噪聲之后的PWM信號可以表示為[7]：

在實際應(yīng)用中，音頻D類功放功率級形式有半橋與全橋兩種形式，相對于半橋形式功率級，全橋形式的功率級的效率更高，電源抑制比（Power Supply Rejection Ratio，PSRR）較好，因此使用較為廣泛，文中數(shù)字音頻D類功放系統(tǒng)同樣采用全橋形式功率級，其結(jié)構(gòu)原理圖如圖1所示。

由圖可見，上半橋臂的輸出信號 VPWM+N_upper=VPWM+N，下半橋臂的輸出信號可以表示為：

圖1 全橋形式功率級結(jié)構(gòu)原理圖Fig. 1 Full-bridge power stage structure diagram

因此，全橋功率級的輸出信號可以表示為：

其中第一部分為靜態(tài)偏置，第二部分為輸入信號，第三部分電源噪聲部分，第四部分與互調(diào)失真（Inter Modulation Distortion,IMD）有關(guān)，最后一部分與載頻相關(guān)，一般為高于192 kHz的頻率成分，在通過低通濾波器時會被濾除，因此分析時最后一部分不予考慮。

理想情況下 ，k=0.5靜態(tài)偏置與低頻電源噪聲消失，輸出信號只存在互調(diào)失真，當然，在實際應(yīng)用中，上下半橋臂k值不會都精確為0.5，靜態(tài)偏置與低頻電源噪聲依然存在，但是均能被抑制在較低的水平上。

2 基于FPGA的數(shù)字音頻D類功放電源誤差校正模塊實現(xiàn)

為了對電源誤差進行校正，本文采用預校正的方法，在對輸入信號進行調(diào)制之前，根據(jù)當前功率級供電電源噪聲大小，調(diào)整輸入數(shù)據(jù)，調(diào)制放大之后將互調(diào)失真部分抵消，從而達到對功率級輸出信號電源誤差的校正。

基于現(xiàn)有數(shù)字音頻D類功放系統(tǒng)，將當前功率級供電電源噪聲實時返回到數(shù)字音頻D類功放的核心控制部分，處理后得到當前電源噪聲所對應(yīng)的輸入變化值，在Sigma-Delta調(diào)制器輸入端實時減去電源噪聲引起的輸入變化值，完成對電源誤差的校正。

數(shù)字音頻D類功放電源誤差校正模塊按照所實現(xiàn)的功能可以分為電源噪聲反饋模塊與電源噪聲數(shù)據(jù)處理模塊兩部分組成。其中電源噪聲反饋模塊的功能為將功率級當前供電電源噪聲提取放大后，由ADC電路轉(zhuǎn)化為數(shù)字量反饋到數(shù)字音頻D類功放核心控制模塊；電源噪聲數(shù)據(jù)處理模塊的功能為根據(jù)電源噪聲反饋數(shù)據(jù)實時校正Sigma-Delta調(diào)制器輸入，對功率級電源誤差進行預校正，抑制電源噪聲對系統(tǒng)性能的影響。電源誤差實時校正的數(shù)字音頻D類功放系統(tǒng)框圖如圖2所示，實物圖如圖3所示。

2.1 電源噪聲反饋模塊的設(shè)計與實現(xiàn)

圖2 電源誤差實時校正的數(shù)字音頻D類功放系統(tǒng)框圖Fig. 2 Digital audio class-D amplifier system with power supply noise real-time correction block diagram

圖3 數(shù)字音頻D類功放板級系統(tǒng)Fig. 3 The board-level system of digital audio class-D amplifier

電源噪聲反饋模塊的基本實現(xiàn)原理為：使用精密可調(diào)電阻與2 kΩ電阻對功率級供電電壓進行分壓，分壓信號緩沖后送至ADC，ADC的輸出作為電源噪聲反饋至FPGA核心模塊。緩沖電路的作用為對分壓信號使用運放進行跟隨和二倍放大處理，即可得到一對與單路分壓信號等效的差分信號，然后將其隔直、設(shè)定靜態(tài)偏置后送入ADC差分輸入端，以便ADC進行處理。由于對分壓信號進行了二倍放大處理，為使分壓信號始終處于運放工作電壓范圍之內(nèi)（0～5 V），將分壓值設(shè)定為1.75 V，其二倍放大值為3.5 V，可以正常反饋的電源噪聲電壓峰值為 ，遠大于可能的電源噪聲電壓絕對值，同時可使運放工作于最佳工作電壓范圍。

2.2 電源噪聲反饋數(shù)據(jù)校正

由于電源誤差校正效果與電源噪聲反饋數(shù)據(jù)的準確性密切相關(guān)。因此，需要將電源噪聲反饋模塊所反饋的數(shù)字量與實際電源噪聲電壓值準確對應(yīng)。根據(jù)緩沖電路結(jié)構(gòu)及ADC特性，電源噪聲電壓與ADC輸出數(shù)據(jù)量（24 bits）的關(guān)系如下式：

其中Dnoise為電源噪聲電壓， cdiv為分壓系數(shù)，cbuf為緩沖電路衰減系數(shù)，DADC為ADC輸出數(shù)據(jù)量（24 bits），ADC模擬輸入端的直流靜態(tài)偏置電壓為2.5 V。而送入FPGA內(nèi)部誤差校正模塊的數(shù)據(jù)量與電源噪聲電壓的對應(yīng)關(guān)系如下式：

其中Dnoise為送入FPGA內(nèi)部電源誤差校正模塊的電源噪聲反饋數(shù)據(jù)，Nnoise為電源噪聲電壓，VDD為功率級供電電壓值。

聯(lián)立式（7），（8）得到：

其中為 Ccor電源噪聲反饋模塊反饋數(shù)據(jù)校正系數(shù)，Vdiv為分壓值，即1.75 V，cbuf為緩沖電路衰減系數(shù)。通過理論推導與實際測試，得到緩沖電路衰減系數(shù) 的值為0.8979，從而得到電源噪聲反饋模塊反饋數(shù)據(jù)校正系數(shù) 為1.59。在FPAG內(nèi)部誤差校正模塊中添加校正乘法器（系數(shù)為1.59的常系數(shù)乘法器），校正電源噪聲反饋模塊的反饋數(shù)據(jù)，使得電源誤差校正效果達到最佳。

2.3 電源噪聲數(shù)據(jù)處理模塊

電源噪聲數(shù)據(jù)處理模塊在FPGA平臺上實現(xiàn)，與現(xiàn)有的基于FPGA的數(shù)字音頻D類功放核心控制模塊相配合，完成對電源誤差的校正，提升系統(tǒng)性能。

此模塊采用verilog代碼編寫[8]，狀態(tài)機實現(xiàn)，當Sigma-Delta調(diào)制器尚未進入數(shù)據(jù)處理流程時，對其進行全橋的校正處理。電源噪聲反饋模塊返回的電源噪聲數(shù)據(jù)Dnoise位寬為24 bits，其中低23 bits為小數(shù)位。為校正信號頻率附近的互調(diào)失真，需要將電源噪聲數(shù)據(jù)Dnoise乘以信號輸入數(shù)據(jù)Din，得到校正數(shù)據(jù)，即 C=Dnoise*Din。由上面所得到的的兩個校正數(shù)據(jù)，即可對Sigma-Delta輸入數(shù)據(jù)進行預校正，其輸入輸出關(guān)系如下式；

其中Din電源噪聲數(shù)據(jù)處理模塊的信號輸入值，Dout為電源噪聲數(shù)據(jù)處理模塊的輸出值。

3 測試結(jié)果及分析

校正效果測試通過測量功放系統(tǒng)的電源抑制比（PSRR）來實現(xiàn)，采用如下方案[9]：功放系統(tǒng)左聲道輸入為0（靜音），右聲道輸入幅度為0 dB的正弦信號，由于功放后端功率級和濾波電路直接與供電電源相連，右聲道輸出的信號會耦合到功率級供電電源中，使功放左聲道輸出含有右聲道頻率成分的信號，于是分別測量出左聲道為半橋輸出結(jié)構(gòu)時其輸出信號在輸入信號頻率成分的幅值Ripple_in'和左聲道為全橋（電源誤差校正使能）輸出結(jié)構(gòu)時其輸出信號在輸入信號頻率成分的幅值Ripple_out ，即可得到功放系統(tǒng)在輸入信號頻率成功放開環(huán)半橋輸出本身含有PSRR值[10]）。

在實際中，電源噪聲的主要成分為功率噪聲50 Hz及其諧波成分，其中150 Hz為最具有代表性的電源噪聲頻率成分，因此在測試時選取150 Hz作為輸入噪聲信號頻率，測試得到系統(tǒng)性能。當輸入的電源噪聲頻率為150 Hz時，功放系統(tǒng)在半橋輸出結(jié)構(gòu)下和在全橋輸出結(jié)構(gòu)（電源誤差校正功能使能）下的輸出信號的頻譜對比如圖4所示。

圖4 電源噪聲為150 Hz時，半橋及全橋結(jié)構(gòu)輸出信號頻譜對比圖（0～1 000 Hz）Fig. 4 The comparison chart of half-bridge and full-bridge configuration output signal spectrum（0～1 000 Hz） when the frequence of power supply noise is 150 Hz

使用MATLAB對測試結(jié)果數(shù)據(jù)計算得到功放系統(tǒng)在電源噪聲頻率為150 Hz時的PSRR為36.78 dB，可以有效抑制電源噪聲對系統(tǒng)性能的影響。

為了驗證實際使用情況下，電源誤差校正模塊的性能，采用非穩(wěn)壓線性直流電源對功放功率級供電，輸入為1 kHz、-5 dB的正弦波，分別測得在功放系統(tǒng)（全橋輸出結(jié)構(gòu)）的電源誤差校正功能分別關(guān)閉和開啟的情況下，其輸出信號頻譜對比如圖5所示。

圖5 功放系統(tǒng)的電源誤差校正功能分別關(guān)閉和開啟時，全橋輸出信號頻譜對比圖Fig. 5 The comparison chart of full-bridge configuration output signal spectrum when the power supply correction is enable and unable

由上圖可知，在采用非穩(wěn)壓線性直流電源的情況下，所使用電源誤差校正方法可以有效抑制電源噪聲與輸入信號的互調(diào)失真，從而提高系統(tǒng)輸出性能。

4 結(jié) 論

文中針對數(shù)字音頻D類功放功率級供電電源引入電源噪聲，降低系統(tǒng)性能的問題，分析了功率級電源噪聲對輸出信號造成的影響，提出了基于FPGA實現(xiàn)的功率級電源誤差實時校正方法，經(jīng)實際電路測試證明，電源抑制比達到36.78 dB，能夠有效的抑制數(shù)字音頻D類功放輸出端電源噪聲的影響，提高了數(shù)字音頻D類功放的適應(yīng)性。

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