LTE系統(tǒng)中小區(qū)搜索定時同步的FPGA設(shè)計*

張德民，朱 翔，李小文

（重慶郵電大學(xué) 重慶市移動通信技術(shù)重點實驗室，重慶 400065）

LTE作為3G技術(shù)的演進(jìn)，在頻帶利用率、帶寬的可配置性和數(shù)據(jù)傳輸速率上都有突出的優(yōu)越性，受到了全球的關(guān)注[1]。而小區(qū)搜索是指移動臺UE在初始接入小區(qū)時或移動臺UE在進(jìn)行小區(qū)切換的過程中，找到服務(wù)小區(qū)ID號以及與服務(wù)小區(qū)取得時間和頻率同步的過程。在TD-LTE系統(tǒng)中，小區(qū)搜索是無線鏈路的關(guān)鍵步驟，是用戶設(shè)備（UE）和EnodeB網(wǎng)絡(luò)建立通信鏈路的前提。主同步信號（PSS）的接收和檢測是小區(qū)搜索的第一步，其檢測性能的好壞直接影響到下行鏈路同步的建立[2]。因此對PSS定時同步的研究具有重要的價值。

本文通過對常見的PSS定時同步算法的研究和分析，結(jié)合PSS本身的特性，給出了一種基于FPGA的并行流水線設(shè)計方案。與傳統(tǒng)的DSP串行處理模式相比，F(xiàn)PGA的定時同步設(shè)計減少了數(shù)據(jù)處理的時延，提高了小區(qū)搜索的成功率，可保證用戶終端更加迅速地接入LTE網(wǎng)絡(luò)。

1 定時同步算法

TD-LTE系統(tǒng)中，主同步信號采用頻域Zadoff-Chu序列的方式來生成，Zadoff-Chu具有良好的自相關(guān)特性。在TD-LTE系統(tǒng)中有3組可用的主同步信號，通過根序列指示u進(jìn)行區(qū)分。主同步信號的生成如下：

Zadoff-Chu序列的根序列指示u值如表1所示，它和N(ID2)一一對應(yīng)。

主同步信號在頻率上共占用72個子載波，并且其頻率位置總是在所分配的帶寬中央，中間的DC被打孔，為直流載波，兩邊各有5個資源元素的保護(hù)間隔，不攜帶任何信息。在時域上PSS信號被映射到子幀1和6的第3個OFDM符號上，具有5 ms的周期性[3]。

表1 根序列指示u

同一根序列的主同步信號具有良好的自相關(guān)特性，不同根序列對應(yīng)的主同步信號之間的相關(guān)性較差。所以可以利用主同步信號的這一特性，在接收端用3個不同的N(ID2)產(chǎn)生的3個主同步信號分別與接收信號進(jìn)行相關(guān)運算，確定主同步信號所在的位置并確定小區(qū)ID組內(nèi)標(biāo)識N(ID2)[4-5]。

為了降低計算的復(fù)雜度，將定時同步分為粗同步和精同步。粗定時同步用本地PSS和接收序列互相關(guān)的方法，對接收序列和3組本地PSS副本均進(jìn)行1/16降采樣，取滑動窗長度為2 048，3組PSS副本分別與接收序列做滑動相關(guān)，由最大值所在的相關(guān)集的PSS即可確定小區(qū)組內(nèi)標(biāo)識N(ID2)，最大值所在的位置即為定時粗同步點的位置。圖1所示為定時粗同步算法流程。

圖1 定時粗同步算法流程

在PSS檢測中，采用設(shè)定門限的方法可以提高PSS檢測速度[6]，即將查找最大值轉(zhuǎn)換為當(dāng)存在 θp、up使得滑動相關(guān)值Cup(θp)＞TThreshold成立時，則停止剩余相關(guān)值的計算，物理組內(nèi)ID為 up根序列所對應(yīng)的 ID，PSS的起始位置為=θp。因此合適的門限值TThreshold是PSS正確檢測的關(guān)鍵參數(shù)。設(shè)每個滑動窗內(nèi)2 048個數(shù)據(jù)的總功率為Pω，理論上功率值即可作為該序列相關(guān)集門限值，但由于噪聲及頻偏可能會使粗同步時間點發(fā)生偏移，因此引入門限系數(shù) η，使得其中η的經(jīng)驗值范圍為 0.7～0.995，可根據(jù)仿真測試精度的要求及調(diào)試環(huán)境的改變而改變。

在粗同步點確定后，取容錯范圍(ncoarse-64，ncoarse+63)，從第一個接收數(shù)據(jù)開始，取窗長度仍然為2 048，與N(ID2)對應(yīng)的PSS信號r(n)不降采樣進(jìn)行逐個Ts滑動相關(guān)，從相關(guān)集中找出最大值對應(yīng)的位置，即為定時精同步的位置。

2 FPGA設(shè)計模塊

FPGA采用自頂而下的設(shè)計思想，將硬件任務(wù)分解后由各模塊實現(xiàn)，上一級模塊調(diào)用下一級模塊[7]。下面分別介紹本設(shè)計的整體框架和兩個公共復(fù)用子模塊：乘累加模塊和存儲比較模塊。

2.1 整體框架

本地PSS副本補(bǔ)零后作IFFT運算存入3個ROM中，接收序列交替存到兩個2 048 B的RAM中，以相同的處理時鐘輸出數(shù)據(jù)到MAUM模塊，然后經(jīng)過存儲比較模塊，就可以解出粗同步點和N(ID2)，接著把數(shù)據(jù)傳到精同步模塊，確定精同步點，完成PSS定時同步。其中MAUM模塊和存儲比較模塊完成本地PSS和接收序列互相關(guān)并從相關(guān)集中找最值的過程，也是粗、精同步公共復(fù)用的部分。MAUM模塊加入了使能和啟動信號，可以實時控制MAU單元，減少功耗。存儲比較模塊完成了復(fù)數(shù)的求模取最值，該模塊使用了一種簡化的復(fù)數(shù)求模近似算法，避免了平方運算，如下式：

粗、精定時同步模塊整體實現(xiàn)框圖如圖2所示。采集到的數(shù)據(jù)傳至后面的模塊進(jìn)行數(shù)據(jù)處理，經(jīng)過短暫的幾個時鐘后，系統(tǒng)就以流水線模式開始運轉(zhuǎn)。

2.2 MAUM模塊

圖2 PSS定時同步FPGA實現(xiàn)框圖

MAUM模塊，即乘累加模塊。定時同步仍然按照上面的算法分為粗同步和精同步。而粗同步和精同步都采用了互相關(guān)的方法，因此相關(guān)的計算就成為本設(shè)計的關(guān)鍵。從射頻接收的基帶信號都是I、Q兩路的復(fù)數(shù)信號，因此相關(guān)就是復(fù)數(shù)的乘累加計算。設(shè)計一個MAUM模塊，它由6個MAU單元組成，每個MAU由 4個乘法器和2個加法器組成。每個MAU可在2個時鐘內(nèi)完成一次復(fù)數(shù)乘加，F(xiàn)PGA的并行設(shè)計使得乘法器能夠以流水線方式輸入/輸出數(shù)據(jù)，整體只延遲1到幾個時鐘。RAM采樣時鐘為 30.72 MHz，F(xiàn)PGA主時鐘為 200 MHz，在粗同步過程中采用了1/16降采樣，因此要至少滿足每接收16個數(shù)據(jù)的同時完成一次128點的相關(guān)，即在作本次相關(guān)的同時準(zhǔn)備好下一次的相關(guān)數(shù)據(jù)，保證了數(shù)據(jù)采集和數(shù)據(jù)處理的無隙銜接，通過控制時序?qū)崿F(xiàn)輸入數(shù)據(jù)和相關(guān)后結(jié)果的流水線輸出。如圖3所示，時鐘頻率為250 MHz，相關(guān)點數(shù)為 64，仿真時間為 272 ns，時鐘周期數(shù)為 68。

圖3 MAU單元FPGA仿真圖

2.3 存儲比較模塊

粗同步相關(guān)集大小為128，精同步為 2 048，輸入數(shù)據(jù)來自MAUM模塊。先將一個寄存器初值設(shè)為0，每次輸入的數(shù)據(jù)與該寄存器的值作比較，若大于該值就更新寄存器的值，否則丟棄。在與最后一個輸入數(shù)據(jù)比較完之后，寄存器的值就是該組相關(guān)集的最大值。這種邊存儲邊比較的方式大大減少了數(shù)據(jù)處理的時間，也節(jié)約了內(nèi)存空間。同時還引入了容錯機(jī)制，若在一個相關(guān)集中發(fā)現(xiàn)了至少兩個大于門限的值，則丟棄數(shù)據(jù)，系統(tǒng)跳回起始狀態(tài)，重新進(jìn)行定時同步。

粗同步數(shù)據(jù)在進(jìn)行互相關(guān)的同時要完成動態(tài)門限的配置，從當(dāng)前數(shù)據(jù)流截取窗長度為2 048的數(shù)據(jù)，作1/16降采樣，計算當(dāng)前窗的功率及門限值，與粗同步的當(dāng)前相關(guān)集作比較，判斷PSS點的位置，以確定粗同步狀態(tài)的跳轉(zhuǎn)。

3 仿真與實現(xiàn)

圖 4、圖 5分別是粗、精同步模塊的 ModelSim仿真圖和基于Xilinx Virtex-6板級驗證的Chipscope截圖。

仿真中采用系統(tǒng)帶寬為5 MHz，子載波間隔為15 kHz，OFDM的子載波數(shù)為 2 048，普通 CP，AWGN信道，發(fā)送端發(fā)送的小區(qū)N(ID2)為0，時延偏移為 0。因為在 TDD模式下，PSS映射在子幀1和 6的第 3個 OFDM符號上，所以在前半幀中理論上PSS定時同步點的計算為35 264=30 720+160+2×2 048+2×144。

圖4 粗同步模塊FPGA仿真圖

圖5 粗同步模塊FPGA實現(xiàn)圖

實現(xiàn)條件：采樣率為30.72 MHz，F(xiàn)PGA工作主時鐘為 200 MHz，芯片型號 XC6VSX475T。

由圖 4、圖 5可以看出，從 MAUM模塊開始到存儲比較模塊結(jié)束完成一次相關(guān)，MAU_data_r_flag是每次相關(guān)的啟動標(biāo)志位，rude_syn_opt為相關(guān)次數(shù)，rude_syn_point為粗同步點，rude_syn_finish是粗同步結(jié)束標(biāo)志。圖中N_2_ID初始值設(shè)為3，PSS定時同步后結(jié)果是0。rude_syn_opt計數(shù)到2 204，由于接收序列和本地PSS副本是1/16降采樣，所以粗同步點rude_syn_point=2 204×16=35 264。前面已經(jīng)提到，粗同步點比理論值有(-16，16)的偏差，為了盡可能減小誤差，取容錯范圍(-64，63)來完成下面的精同步。仿真結(jié)果表明，精同步點與粗同步點沒有出現(xiàn)偏差，PSS起始位置為35 264，與理論完全吻合。

從表2中可以看出，在采用相同算法的前提下，F(xiàn)PGA完成定時同步的時間比DSP縮短了85%。DSP完成小區(qū)搜索定時同步需要1幀半的時間，其串行處理模式要求必須將這些數(shù)據(jù)全部存儲起來，這顯然增加了系統(tǒng)的內(nèi)存消耗和資源成本。而FPGA采用的多級流水線結(jié)構(gòu)和并行運算則大大提高了數(shù)據(jù)處理的效率，使得用戶終端可以更快地接入LTE網(wǎng)絡(luò)。

表2 FPGA與DSP性能比較

本文提出了一種基于FPGA的PSS定時同步設(shè)計方案，并最終在硬件平臺得以實現(xiàn)。結(jié)果表明，F(xiàn)PGA在算法結(jié)構(gòu)固定、運算量大的前端數(shù)字信號處理中表現(xiàn)出先天優(yōu)勢，具有很好的應(yīng)用前景。該設(shè)計方案能夠滿足LTE系統(tǒng)小區(qū)搜索算法的性能要求，可應(yīng)用到LTE系統(tǒng)開發(fā)中。

[1]SESIA S，TOUFIK I，BAKER M.LTE，the UMTS long term evolution from theory to practice[M].John Wiley&Sons Ltd，2009.

[2]沈嘉，索士強(qiáng)，全海洋，等.3GPP長期演進(jìn)(LTE)技術(shù)原理與系統(tǒng)設(shè)計[M].北京：人民郵電大學(xué)出版社，2008.

[3]3GPP TS 36.211 v9.0.0 evolved universal terrestrial radio access(E-UTRA)physical channels and modulation(Release 9)[S].2009.

[4]MANSOUR M M.Optimized architecture for computing Zadoff-Chu sequences with application to LTE[C].IEEE Global Telecommn.Conf.(GLOBECOM)，Hawaii，HI，2009.

[5]BEEK J J V，SANDEL M，BRJESSON P O.ML estimation of timing and frequency offset in OFDM systems[J].IEEE Transactions on Signal Processing，1997，45(7)：1800-1805.

[6]盛淵，羅新民.LTE系統(tǒng)中小區(qū)搜索算法研究[J].通信技術(shù)，2009，42(3)：90-92.

[7]夏宇聞.Verilog數(shù)字系統(tǒng)設(shè)計教程(第 2版)[M].北京：北京航空航天大學(xué)出版社，2008.