現(xiàn)代CMOS電路的噪聲問(wèn)題及其抗噪聲優(yōu)化設(shè)計(jì)

摘 要 現(xiàn)代CMOS電路具有規(guī)模大、特征尺寸小的特點(diǎn)，電路中的噪聲問(wèn)題也更加凸顯了出來(lái)。本文主要從現(xiàn)代CMOS 電路的發(fā)展基本情況出發(fā)，分析噪聲產(chǎn)生的原因，并且結(jié)合現(xiàn)有技術(shù)，探討針對(duì)現(xiàn)代CMOS電路的抗噪聲優(yōu)化設(shè)計(jì)方案，以達(dá)到降低和抗噪聲的目的。

關(guān)鍵詞 CMOS電路；噪聲問(wèn)題；抗噪聲優(yōu)化設(shè)計(jì)

中圖分類號(hào) TN432 文獻(xiàn)標(biāo)識(shí)碼 A 文章編號(hào) 1673-9671-(2012)071-0183-01

1 CMOS電路及其噪聲

硅半導(dǎo)體的CMOS電路技術(shù)因?yàn)槠淙菀状笠?guī)模集成的特點(diǎn)，及其自身的性價(jià)比優(yōu)勢(shì)和日漸成熟的技術(shù)和工藝，得到了廣泛的應(yīng)用，并且在今后相當(dāng)長(zhǎng)的一段時(shí)間內(nèi)在規(guī)模集成電路中將會(huì)占據(jù)主導(dǎo)地位。隨著個(gè)人數(shù)字系統(tǒng)、通訊終端的不斷發(fā)展，CMOS不斷向著高密度、高速率的方向發(fā)展。但與此同時(shí)，現(xiàn)代CMO系統(tǒng)內(nèi)部的器件尺寸不斷縮小，集成密度擴(kuò)大，各個(gè)金屬線之間的間隔縮短，因噪聲干擾或電路跳變過(guò)程中產(chǎn)生的毛刺都有可能使數(shù)字電路出現(xiàn)邏輯故障。因此要盡可能減少噪聲，提高系統(tǒng)穩(wěn)定性和準(zhǔn)確性。CMOS的噪聲影響到電路系統(tǒng)的穩(wěn)定性，近幾年來(lái)對(duì)抗噪聲的研究設(shè)計(jì)也層出不窮。筆者將在下文中對(duì)現(xiàn)代CMOS電路的抗噪聲優(yōu)化設(shè)計(jì)做出詳細(xì)的闡述。

2 現(xiàn)代CMOS電路的抗噪聲優(yōu)化設(shè)計(jì)

在本次設(shè)計(jì)研究中，筆者以動(dòng)態(tài)電路噪聲問(wèn)題、同步開(kāi)關(guān)噪聲問(wèn)題以及襯底噪聲問(wèn)題為主要研究對(duì)象，針對(duì)這幾種CMOS中常出現(xiàn)的噪聲問(wèn)題展開(kāi)分析。

2.1 深亞微米CMOS抗噪聲動(dòng)態(tài)電路設(shè)計(jì)

靜態(tài)電路本身具有相對(duì)較好的抗噪聲特性，但是其具有低速、高耗能的缺點(diǎn)，因此在電路的關(guān)鍵部分，還需要?jiǎng)討B(tài)電路來(lái)提高線路的整體性能，尤其是提高速率和降低能耗。伴隨著深亞微米工藝水平的發(fā)展，器件的尺寸更進(jìn)一步減小，密度增大，這對(duì)動(dòng)態(tài)電路的抗噪聲性提出了更大的挑戰(zhàn)。

動(dòng)態(tài)電路中的噪聲源主要包括了電源噪聲、節(jié)點(diǎn)噪聲、串繞噪聲等。改善動(dòng)態(tài)電路的抗噪聲性能其中一個(gè)方法便是提高邏輯門的閥值電壓。但是提高閥值電壓就會(huì)降低電路的速度，提高功耗，削弱了動(dòng)態(tài)電路的優(yōu)勢(shì)，因此在優(yōu)化方案的設(shè)計(jì)中減少噪聲是目標(biāo)，但是也不能讓電路的其他性能遭到過(guò)分損害。針對(duì)動(dòng)態(tài)電路，筆者認(rèn)為可以利用鏡像NMOS網(wǎng)絡(luò)來(lái)構(gòu)建具有高能量效率的抗噪聲電路。設(shè)計(jì)圖如圖1所示。

由圖可見(jiàn)，鏡像抗噪聲動(dòng)態(tài)線路需要兩個(gè)相同的NMOS求值網(wǎng)絡(luò)，附加NMOS管M3，其工作原理大致為：預(yù)充電階段時(shí)，時(shí)鐘信號(hào)φ將M1打開(kāi)，將輸出電壓Vout充電達(dá)到最高水平，Vx的電壓達(dá)到VDD-Vm。另外由于晶體管體效應(yīng)，頂端的NMOS網(wǎng)絡(luò)的開(kāi)關(guān)閥值電壓相對(duì)應(yīng)增加，從而達(dá)到了改善動(dòng)態(tài)電路抗噪聲性能

的目的。

2.2 同步開(kāi)關(guān)噪聲優(yōu)化設(shè)計(jì)

由于深亞微米電路規(guī)模的不斷增大，電路系統(tǒng)的中門電路翻轉(zhuǎn)頻率逐漸提高，再加上電源電壓的降低，低電平電壓的開(kāi)關(guān)噪聲突顯粗來(lái)，影響了數(shù)字電路的穩(wěn)定性。同步開(kāi)關(guān)噪聲主要由帶有大負(fù)載電容的I/O緩沖器開(kāi)關(guān)和內(nèi)部電路的開(kāi)關(guān)這兩種開(kāi)關(guān)引起地“跳動(dòng)”。集成電路的高速高密度化發(fā)展使得與I/O輸出緩沖器相聯(lián)的電源和地上出現(xiàn)大量的噪聲。其次從內(nèi)部電路開(kāi)關(guān)噪聲來(lái)看，要提高同步開(kāi)關(guān)的抗噪聲性能，首先需要減小電感，主要辦法是通過(guò)特殊的地線PAD，將其與襯底直接相離并且連接到地平面上；其次是減小恒定電流，通過(guò)恒流電壓轉(zhuǎn)換器利用鏡像電流源提供恒定的電流。

噪聲控制的結(jié)構(gòu)方案主要有三種，一是采用局部倒相器數(shù)據(jù)總線結(jié)構(gòu)，一般情況下，當(dāng)所有總線同時(shí)開(kāi)關(guān)時(shí)，理想情況下是一半是0一半是1，上拉下拉開(kāi)關(guān)電流由旁路電容供給，從而使得較少的AC電流通過(guò)電源和地線上的電感，最終達(dá)到減小電壓跳動(dòng)的目的。二是采用時(shí)鐘偏移化方案，其規(guī)則大致與動(dòng)態(tài)電路相同，避免所有時(shí)鐘在同一時(shí)刻內(nèi)開(kāi)關(guān)，減小電壓跳動(dòng)。

2.3 襯底噪聲加固設(shè)計(jì)

伴隨著硅器件技術(shù)的飛速發(fā)展，電路的整體構(gòu)造和設(shè)計(jì)變得愈加復(fù)雜，在SOC中也已經(jīng)實(shí)現(xiàn)了混合技術(shù)，并且將模擬數(shù)字集成在了統(tǒng)一襯底上。但隨著數(shù)字時(shí)鐘頻率的不斷上升，復(fù)雜性進(jìn)一步提高，電路系統(tǒng)中工藝器件和單元面積的縮小，集成電路設(shè)計(jì)中的襯底噪聲問(wèn)題的解決成為了設(shè)計(jì)中的難點(diǎn)和重點(diǎn)。I/O緩沖器開(kāi)關(guān)以及內(nèi)部羅繼電器的開(kāi)關(guān)也是引起襯底噪聲的主要噪聲源，另外電離電流也是引起襯底噪聲的原因之一。襯底噪聲的優(yōu)化方法主要有四種：一是保護(hù)環(huán)，保護(hù)環(huán)是指IC設(shè)計(jì)中防止襯底噪聲常用的方法，其工作原理是指在敏感器件周圍形成法拉第隔離，使得敏感器件受到保護(hù)，減少襯底噪聲對(duì)其造成的干擾；二是N阱溝，主要是指可用于噪聲電路和敏感電路之間，阻止襯底電流的襯底表面流動(dòng)；三是較小電源跳動(dòng)；四是平面布局的方法，在空間電路布局時(shí)充分考慮減小襯底噪聲的耦合效應(yīng)。

綜上所述，隨著電路規(guī)模的逐漸擴(kuò)大，現(xiàn)代CMOS電路的抗噪聲優(yōu)化設(shè)計(jì)成為了當(dāng)前電路設(shè)計(jì)的重點(diǎn)和關(guān)鍵。本文主要針對(duì)動(dòng)態(tài)電路的抗噪聲性能以及同步開(kāi)關(guān)噪聲優(yōu)化設(shè)計(jì)和襯底噪聲加固設(shè)計(jì)做了詳細(xì)闡述，相信隨著電路技術(shù)的飛速發(fā)展，CMOS的抗噪聲優(yōu)化設(shè)計(jì)會(huì)日漸完善。

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