基于FPGA和計(jì)算機(jī)視頻混合的雷達(dá)終端顯示設(shè)計(jì)

陸迪

中國電子科技集團(tuán)公司第38研究所， 安徽省合肥市 230031

基于FPGA和計(jì)算機(jī)視頻混合的雷達(dá)終端顯示設(shè)計(jì)

陸迪

中國電子科技集團(tuán)公司第38研究所， 安徽省合肥市 230031

介紹了基于FPGA和計(jì)算機(jī)視頻混合的雷達(dá)雷終端顯示設(shè)計(jì)。FPGA接收雷達(dá)回波信號，并將其由極坐標(biāo)系轉(zhuǎn)換為直角坐標(biāo)系，同時，F(xiàn)PGA接收計(jì)算機(jī)顯卡輸出的DVI信號，并在行場同步信號的控制下，實(shí)現(xiàn)雷達(dá)回波和顯卡輸出數(shù)據(jù)的混合疊加，疊加后的數(shù)據(jù)經(jīng)過DVI接口芯片轉(zhuǎn)后，再次形成DVI標(biāo)準(zhǔn)數(shù)據(jù)，送光柵顯示器顯示。該設(shè)計(jì)實(shí)現(xiàn)雷達(dá)的回波和人機(jī)界面的同步混合顯示，滿足雷達(dá)系統(tǒng)的顯示要求。工程上也驗(yàn)證了該設(shè)計(jì)的有效性。

雷達(dá)顯示；FPGA；顯卡；視頻混合

rad ar d isp aly；FPGA; Graphic card；video mixing

引言

隨著雷達(dá)整機(jī)技術(shù)的進(jìn)步，對終端顯示的要求越來越高，要求終端顯示具備高的分辨率、豐富的顯示內(nèi)容和層次。單純采用軟件繪制雷達(dá)回波的方式，計(jì)算機(jī)CPU (Central ProcessingUnit)資源利用率太大，實(shí)時的回波顯示對計(jì)算機(jī)顯卡的要求也很高。純軟件處理回波顯示的固有缺陷，制約了雷達(dá)顯示的發(fā)展。

運(yùn)用FPGA(Field-Programmable Gate Array)和計(jì)算機(jī)顯示新技術(shù)，實(shí)現(xiàn)雷達(dá)回波和人機(jī)接口的混合顯示，避開純軟件處理的瓶頸，是一種新的設(shè)計(jì)方法。運(yùn)用這種方法設(shè)計(jì)一種新的雷達(dá)終端顯示設(shè)備，設(shè)計(jì)中采用“ALL-IN-ONE”嵌入式計(jì)算機(jī)完成二次信息及操控界面等人機(jī)接口的繪制，生成的顯示數(shù)據(jù)，由計(jì)算機(jī)顯卡DVI口輸出；雷達(dá)回波運(yùn)用超大規(guī)模FPGA芯片進(jìn)行處理后生成回波顯示數(shù)據(jù)，與計(jì)算機(jī)顯卡送來的二次顯示數(shù)據(jù)混合后再輸出至顯示器顯示，實(shí)現(xiàn)雷達(dá)的回波和人機(jī)界面的同步混合顯示。

1.工作原理

終端顯示設(shè)備主要由三部分組成，如圖1。計(jì)算機(jī)處理通道完成二次顯示信息處理、操控窗口的控制、硬件電路工作參數(shù)設(shè)置、與系統(tǒng)和整機(jī)的通信、電視監(jiān)視等多種傳感器信息接入等；回波處理通道實(shí)現(xiàn)雷達(dá)信號接口匹配、回波采樣、回波峰選處理和掃描坐標(biāo)轉(zhuǎn)換處理、余暉尾跡控制、時序控制；視頻數(shù)據(jù)混合模塊在計(jì)算機(jī)顯卡輸出的行場同步信號控制下完成數(shù)據(jù)疊加轉(zhuǎn)換。

圖1 顯示設(shè)備組成框圖

2.設(shè)計(jì)及實(shí)現(xiàn)

2.1 DVI顯示接口技術(shù)的應(yīng)用

DVI（Digital Visual Interface）接口是常用的計(jì)算機(jī)顯示接口，DVI標(biāo)準(zhǔn)規(guī)定：R（Red）、G(Green)、B(Blue)3色數(shù)據(jù)通過并/串轉(zhuǎn)換以及8B/10B編碼，形成3路信號和1路時鐘信號，以LVDS(Low-Voltage Differential Signaling)電平的方式進(jìn)行傳S輸。DVI信號的傳送采用的是差分形式，高分辨率圖像（1600*1200及以上）可以傳輸更遠(yuǎn)，抗干擾能力更強(qiáng)。

在1600*1200分辨率下，通過DVI接口，要實(shí)現(xiàn)計(jì)算機(jī)顯卡數(shù)據(jù)的接收和混合后同等分辨率的視頻數(shù)據(jù)的發(fā)送，線路碼流達(dá)到了1.6Gbps。為了降低了PCB（Printed Circuit Board）設(shè)計(jì)的難度，有效保證最終顯示畫面的質(zhì)量，通過一對DVI收/發(fā)芯片實(shí)現(xiàn)，芯片內(nèi)具備串/并變換、8B/10B編/解碼、時鐘鎖相環(huán)以及數(shù)據(jù)恢復(fù)/驅(qū)動電路，避免了數(shù)據(jù)恢復(fù)時的相位抖動，保證了顯示畫面的質(zhì)量。

圖2 多片的SDRAM的級聯(lián)

2.2 圖形幀存儲器的設(shè)計(jì)選擇

高速圖形幀存的體系結(jié)構(gòu)是計(jì)算機(jī)圖形學(xué)硬件的一個重要研究領(lǐng)域，體系結(jié)構(gòu)的好壞往往會影響顯示的總體性能，成為高速圖形顯示的關(guān)鍵。幀存在保證高性能的前提下，還要盡量降低成本，使之具有盡可能高的性價比，以使廣泛應(yīng)用成為可能。圖形顯示系統(tǒng)的幀存一般采用SDRAM（Synchronous Dynamic Random Access Memory）、V R A M（V ideo R andom Access Memory）實(shí)現(xiàn)。終端顯示設(shè)備要用到大量的存儲器，并且要求訪問速度快。V R A M速度得到了保證，但單片存儲容量低，在高分辨率下，所需要的V R A M的片數(shù)過多，增加了PCB布線難度，而且VRAM社會需求量太低，采購困難。因此選用SDRAM存儲器作為幀緩，多片的SDRAM的級聯(lián)如圖2。

2.3 SDRAM控制器的設(shè)計(jì)

SDRAM是同步器件，對它的正確訪問依賴于合理SDRAM控制器設(shè)計(jì)。通常要求在電路上電后，首先對SDRAM進(jìn)行模式寄存器配置操作，然后才可按照配置進(jìn)行必要的單字節(jié)讀/寫、頁讀/寫、頁讀/寫終止、行地址激活、預(yù)充、自動刷新等操作。SDRAM控制器狀態(tài)機(jī)如圖3。SDRAM控制器采用FPGA編程實(shí)現(xiàn)。

圖3 SDRAM控制器狀態(tài)轉(zhuǎn)移圖

2.4 P顯回波遠(yuǎn)區(qū)分裂的補(bǔ)償

在P顯模式下，由于從極坐標(biāo)轉(zhuǎn)換成直角坐標(biāo)所固有的非線性影響，以及方位與雷達(dá)觸發(fā)的異步關(guān)系，會出現(xiàn)回波遠(yuǎn)區(qū)分裂的現(xiàn)象。設(shè)計(jì)中采用兩種方法加以補(bǔ)償,一是增加查表法坐標(biāo)轉(zhuǎn)換中正、余弦函數(shù)值的精度，正、余弦函數(shù)值的精度一般要求達(dá)到10-3；二是采用方位插值的方法，在一次方位處理完成后，在下一次觸發(fā)到來之前再以當(dāng)前的回波值輔以新的方位進(jìn)行顯示處理。

方位插值的示意如圖4。在1600*1200分辨率下，偏心最大情況下，圓周的像素?cái)?shù)為2π*1200，即要求插入后方位數(shù)量要大于5736個。通過插補(bǔ)方位處理后，掃描線的密度大于方位值，保證了1600*1200顯示分辨率的有效體現(xiàn)。

2.5 回波峰選系數(shù)的實(shí)時校正

由于雷達(dá)觸發(fā)內(nèi)的距離單元一般遠(yuǎn)大于顯示屏半徑像素?cái)?shù)，所以回波的顯示處理需要峰選。峰選就是將顯示量程內(nèi)的所有回波采樣值按照顯示像素分組，在每組內(nèi)選擇最大值作為對應(yīng)顯示像素的輝度值。每組內(nèi)回波采樣值的數(shù)目即是峰選系數(shù)，依據(jù)此峰選系數(shù)執(zhí)行峰選操作。峰選系數(shù)的計(jì)算公式如式（1）所示：

注：N為峰選系數(shù)，R為顯示量程（單位km），f為峰選始終頻率（單位M H z），M為顯示像素

例如100km量程下的正常P顯，對應(yīng)的顯示半徑為600像素，采樣時鐘是25MHz，依據(jù)式（1）計(jì)算，精確到百分位，可得N=27.78，綜合處理峰選系數(shù)的整數(shù)部分和小數(shù)部分，動態(tài)的調(diào)整每組回波采樣值的數(shù)目。

2.6 數(shù)據(jù)的坐標(biāo)轉(zhuǎn)換設(shè)計(jì)

雷達(dá)顯示系統(tǒng)是一個典型實(shí)時信息顯示系統(tǒng)，實(shí)時性是其突出特點(diǎn)，以信號幅度或亮度的形式表達(dá)和確定目標(biāo)的存在和位置空間。雷達(dá)前端送出同步雷達(dá)觸發(fā)的回波數(shù)據(jù)和方位信號，是一個極坐標(biāo)系，光柵顯示的雷達(dá)畫面的顯示是以行場同步掃描的方式進(jìn)行，是一個直角坐標(biāo)系，轉(zhuǎn)換的方法采用查三角函數(shù)的方法來獲得正余弦函數(shù)的函數(shù)值。FPGA電路實(shí)現(xiàn)時，將每個角度的正余弦函數(shù)用一個ROM（Read-Only Memory）來存貯，存儲器的地址與及角度對應(yīng)，實(shí)際使用時，計(jì)算0～π/2之間的函數(shù)值，通過象限確定其值的符號。以半徑為像素?cái)?shù)600的圓為例，根據(jù)圖5的示意，可得在第一象限各點(diǎn)直角坐標(biāo)如式（2）。同理可求的其他象限坐標(biāo)。

圖5 半徑為600像素各點(diǎn)坐標(biāo)位置

2.7 高分辨顯示數(shù)據(jù)的實(shí)時混合

在FPGA內(nèi)部，視頻數(shù)據(jù)混合模塊以計(jì)

算機(jī)顯卡送出的行、場同步脈沖同步，以像素時鐘為處理時鐘，將回波數(shù)據(jù)和計(jì)算機(jī)顯卡的顯示數(shù)據(jù)進(jìn)行疊加，這其中涉及邏輯電路的pipeline設(shè)計(jì)、窗口和回波主顯的透出顯示算法。疊加后的數(shù)據(jù)包含雷達(dá)回波信息和計(jì)算機(jī)顯示通道處理的信息，實(shí)現(xiàn)了視頻數(shù)據(jù)的實(shí)時混合，混合后的數(shù)據(jù)在經(jīng)過DVI接口芯片電平轉(zhuǎn)換，就可以送顯示器顯示了。

3.總結(jié)

本文介紹了運(yùn)用FPGA和計(jì)算機(jī)顯示新技術(shù)實(shí)現(xiàn)雷達(dá)終端的顯示設(shè)計(jì)。FPGA芯片處理生成雷達(dá)回波顯示數(shù)據(jù)，同時接收顯卡送出的顯示數(shù)據(jù)，在PGFA內(nèi)數(shù)據(jù)混合后再輸出至顯示器顯示，實(shí)現(xiàn)雷達(dá)回波與計(jì)算機(jī)視頻混合。通過這一設(shè)計(jì)，避免占用計(jì)算機(jī)總線帶寬向計(jì)算機(jī)傳輸大量回波數(shù)據(jù)，同時，不需要占用CPU資源完成回波轉(zhuǎn)換的各種算法，通過視頻數(shù)據(jù)疊加實(shí)現(xiàn)了多層次豐富的雷達(dá)終端顯示。

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Design of radar display based on FPGA and computer video mixing

Lu Di
Ch in a Electro n ics Tech n o lo gy Gro u p Co rp o ratio n 38th Research In stitu te,H efei, 230031,Ch in a

This paper introduces the design of radar displaybased on FPGA and computer video mixing.FPGAreceive Radar echo signal In the polar coordinatessystem and converted it to cartesian coordinatesystem, at the same time,FPGA receives the DVIsignal output from the computer graphics. Underthe control of H and V, Radar echo signal and DVIsignal are mixed,and the mixed signal is convertedthe standard DVI signal again by using DVI interfacechip，the standard DVI signal is sent to the rasterscan display. The design achieve synchronous displayof the radar echo and human-computer interface,and meet the requirement of the radar displaysystem.The result of electronic engineering shows thatthe design is efficient.

10.3969/j.issn.1001-8972.2012.12.111

陸迪(1979-)，男，工程師，江蘇省東海人，主要研究方向?yàn)槔走_(dá)數(shù)據(jù)處理和顯示處理。