基于NiosII的DDS數(shù)控信號(hào)源研究

溫錫懷,元澤懷

（肇慶學(xué)院 電子信息與機(jī)電工程學(xué)院，廣東 肇慶 526061）

基于NiosII的DDS數(shù)控信號(hào)源研究

溫錫懷,元澤懷

（肇慶學(xué)院 電子信息與機(jī)電工程學(xué)院，廣東 肇慶 526061）

針對(duì)傳統(tǒng)頻率合成技術(shù)結(jié)構(gòu)復(fù)雜、成本高、體積大的缺點(diǎn)，采用SOPC片上系統(tǒng)的設(shè)計(jì)方法，實(shí)現(xiàn)了DDS數(shù)控信號(hào)源系統(tǒng)設(shè)計(jì)．該系統(tǒng)設(shè)計(jì)的DDS具有穩(wěn)定度高、分辨率高、轉(zhuǎn)換速度快、抗干擾能力強(qiáng)等特點(diǎn)．以Nios II軟處理器為控制核心，系統(tǒng)的集成度高，易于維護(hù)和更新．

Nios II軟核;DDS;SOPC片上系統(tǒng);信號(hào)源

目前，數(shù)字頻率合成技術(shù)被廣泛運(yùn)用于生產(chǎn)與科研實(shí)踐中，該技術(shù)的發(fā)展也越來(lái)越迅速．它已從傳統(tǒng)的直接頻率合成技術(shù)、基于PLL的頻率合成技術(shù)，發(fā)展到現(xiàn)代的直接數(shù)字頻率合成技術(shù)（DDS），DDS具有集成度高、體積小、可輸出寬帶信號(hào)等特點(diǎn)．DDS信號(hào)的產(chǎn)生在數(shù)字域中實(shí)現(xiàn)，其精度高，容易實(shí)現(xiàn)調(diào)頻（FSK）、調(diào)相（PSK）及靈活的數(shù)字調(diào)制，因此DDS技術(shù)在信號(hào)源設(shè)計(jì)中被廣泛采用[1]．

根據(jù)DDS的技術(shù)原理，筆者利用ALTERA公司Cyclone II器件芯片內(nèi)部的大量邏輯資源，調(diào)用FPGA片上的ROM存儲(chǔ)單元，對(duì)任意波形數(shù)據(jù)進(jìn)行存儲(chǔ)，將用累加器累加輸出的結(jié)果作為波形數(shù)據(jù)的地址進(jìn)行尋址，輸出所需的波形，整個(gè)邏輯過(guò)程全用Verilog語(yǔ)言描述實(shí)現(xiàn)．它可根據(jù)波形種類、波形頻率的要求，對(duì)系統(tǒng)進(jìn)行裁剪和配置．

Nios II處理器是世界上最通用的嵌入式處理器，它是可由用戶根據(jù)系統(tǒng)需要進(jìn)行合理配置的軟處理器核[2]．筆者通過(guò)嵌入Nios II軟處理器核，將其作為整個(gè)系統(tǒng)的控制核心，控制DDS模塊信號(hào)的輸出及LCD液晶的顯示等，利用SOPC片上系統(tǒng)的設(shè)計(jì)方法，可實(shí)現(xiàn)設(shè)計(jì)最優(yōu)化．該系統(tǒng)具有穩(wěn)定度和靈活性高、開(kāi)發(fā)周期短、系統(tǒng)容易升級(jí)維護(hù)等特點(diǎn)．

1 系統(tǒng)各模塊的設(shè)計(jì)分析

1．1 Nios II軟核處理器

Nios II具有可定制和可以重新配置的特性．采用Nios II處理器，開(kāi)發(fā)者將不會(huì)局限于預(yù)先制造的處理器技術(shù)，而是根據(jù)自己的標(biāo)準(zhǔn)定制處理器．他們可以通過(guò)Avalon交換架構(gòu)調(diào)整系統(tǒng)性能，該架構(gòu)是Altera的專有互聯(lián)技術(shù)，支持多種并行數(shù)據(jù)通道，實(shí)現(xiàn)數(shù)據(jù)大吞吐量的應(yīng)用．利用SOPC Builder軟件中的用戶邏輯接口向?qū)?，生成自己的定制外設(shè)，并將其集成在DDS數(shù)控信號(hào)源系統(tǒng)中，組合實(shí)現(xiàn)現(xiàn)有處理器無(wú)法達(dá)到的嵌入式處理器配置．

本設(shè)計(jì)的Nios II軟核處理器如圖1所示．

Nios II軟核處理器配置了LCD12864顯示器驅(qū)動(dòng)核、SDRAM核和PIO核，PIO核用作控制信號(hào)的輸出，包括占空比DUTYCYCLE[22．．0]、頻率FREQUENCY[22．．0]、頻率 控 制 字K[17．．0]、波 形 選 擇 SEL[2．．0]和 相 位 SPIN[10．．0]等 控 制信號(hào)[3]．

1．2 DDS波形產(chǎn)生的模塊設(shè)計(jì)

DDS模塊的原理：一個(gè)給定頻率的數(shù)字化波形能被以更高頻率的累加相位方式合成，不同的頻率對(duì)應(yīng)于不同的相位累加步進(jìn)量．在參考時(shí)鐘的推動(dòng)下，相位累加器通過(guò)查找存儲(chǔ)器中的波形查找表中相應(yīng)的地址，得到輸出頻率的離散化振幅值，經(jīng)過(guò)D/A轉(zhuǎn)換及低通濾波，即可得到所需的模擬信號(hào)，其原理如圖2所示．

圖1 Nios II軟核處理器

圖2 DDS模塊內(nèi)部原理框圖

本系統(tǒng)的DDS模塊采用Verilog語(yǔ)言編寫[4]，在Quartus II中封裝成元器件，在頂層圖形中進(jìn)行調(diào)用，DDS模塊如圖2所示．其信號(hào)有頻率數(shù)據(jù)frequency[22．．0]、占空比數(shù)據(jù)dutucycle[22．．0]、波形選擇信號(hào)select[2．．0]、頻率控制字[17．．0]、相位數(shù)據(jù)phase[10．．0]和波形輸出fout[7．．0]．

DDS模塊可以輸出正弦波、方波、三角波、鋸齒波、階梯波和矩形波等波形．頻率、相位和幅度可調(diào)，矩形波占空比可調(diào)，輸出頻率可按任意步進(jìn)值進(jìn)行頻率自動(dòng)步進(jìn)．DDS模塊中clk為系統(tǒng)50 MHz時(shí)鐘，對(duì)系統(tǒng)時(shí)鐘分頻后得到DDS的采樣時(shí)鐘fclk＝8．333 333 MHz，累加器的位數(shù)N＝23，頻率控制字為k，則輸出頻率

f＝k×(fclk/223)．

由于223＝8 388 608,故在軟件里經(jīng)過(guò)處理之后，輸入的控制字k才約等于輸出的頻率．

圖3 DDS模塊

1．3 D/A轉(zhuǎn)換模塊的設(shè)計(jì)

D/A轉(zhuǎn)換模塊采用DAC0832轉(zhuǎn)換芯片，該轉(zhuǎn)換芯片轉(zhuǎn)換位寬為8，電流建立時(shí)間為1 μs，電路如圖4所示．

DAC0832為電流型數(shù)模轉(zhuǎn)換器，需要通過(guò)轉(zhuǎn)換電路間接將電流信號(hào)轉(zhuǎn)換為電壓信號(hào)．轉(zhuǎn)換電路的第一級(jí)運(yùn)放將DAC0832輸出的電流轉(zhuǎn)化為電壓形式；第二級(jí)運(yùn)放對(duì)前一級(jí)運(yùn)放輸出進(jìn)行反相處理；最后得到輸出所需的電壓信號(hào)．

圖4 數(shù)模轉(zhuǎn)換電路

2 系統(tǒng)軟件程序設(shè)計(jì)分析

本系統(tǒng)程序利用Nios II IDE開(kāi)發(fā)工具進(jìn)行開(kāi)發(fā)，采用AVALON總線協(xié)議，軟件利用中斷實(shí)現(xiàn)控制信息的接收和各種控制信息處理與數(shù)據(jù)的顯示[5]．

軟件實(shí)現(xiàn)的基本功能如下：波形頻率可由用戶設(shè)定任意值（在有效范圍內(nèi)）；波形頻率自動(dòng)步進(jìn)，步進(jìn)值可以修改；波形相位可調(diào)；波形幅度可以設(shè)定任意值（在規(guī)定范圍內(nèi)），同時(shí)可以步進(jìn)調(diào)整，步進(jìn)值為100 mV；矩形波占空比可調(diào)．系統(tǒng)程序流程圖及紅外遙控中斷子程序流程圖如圖5～6所示．

圖5 系統(tǒng)程序流程圖

圖6 紅外遙控中斷子程序流程圖

3 測(cè)試結(jié)果分析

測(cè)試數(shù)據(jù)如表1所示．

表1 測(cè)試數(shù)據(jù)

由表1的測(cè)試結(jié)果可以看出，輸出信號(hào)頻率低的時(shí)候無(wú)失真，頻率穩(wěn)定度高，誤差不到1%；當(dāng)頻率增大到1 K Hz時(shí)，波形慢慢開(kāi)始失真．分析其原因，主要是由D/A轉(zhuǎn)換部分引起的．因?yàn)镈DS是在8．333 333 MHz的采樣時(shí)鐘頻率下采集數(shù)據(jù)并輸出的．由于本設(shè)計(jì)中DAC0832的轉(zhuǎn)換速率遠(yuǎn)遠(yuǎn)跟不上DDS產(chǎn)生的頻率，這導(dǎo)致在高頻時(shí)段因轉(zhuǎn)換速率的限制，丟掉了一些采樣點(diǎn)的數(shù)據(jù)，從而導(dǎo)致波形失真．本系統(tǒng)如采用高速的數(shù)模轉(zhuǎn)換器（如MAX542），可使輸出信號(hào)的頻率帶寬更高．

4 結(jié)語(yǔ)

本文設(shè)計(jì)的DDS信號(hào)源，采用SOPC片上系統(tǒng)的設(shè)計(jì)方法，大大提高了系統(tǒng)的性能和系統(tǒng)的集成度，降低了系統(tǒng)的開(kāi)發(fā)成本．該系統(tǒng)軟硬件協(xié)同設(shè)計(jì)，開(kāi)發(fā)周期短，產(chǎn)品更新?lián)Q代快，該系統(tǒng)及其設(shè)計(jì)方法是現(xiàn)代電子技術(shù)發(fā)展的主流．

[1] 劉克剛,陳曦,王衛(wèi)兵,等.復(fù)雜電子系統(tǒng)設(shè)計(jì)與實(shí)踐[M].北京:電子工業(yè)出版社,2010:69-77.

[2] 赫建國(guó),倪德克,鄧燕，等.基于Nios內(nèi)核的FPGA電路系統(tǒng)設(shè)計(jì)[M].北京:電子工業(yè)出版社,2010:71-90.

[3] 王金明.數(shù)字系統(tǒng)設(shè)計(jì)與Verilog HDL[M].北京:電子工業(yè)出版社,2009:120-149.

[4] 劉福奇,劉波.Verilog HDL應(yīng)用程序設(shè)計(jì)[M].北京:電子工業(yè)出版社,2009:84-100.

[5] 湯書森,張北斗,安紅心,等.嵌入式FPGA/SOPC技術(shù)實(shí)驗(yàn)與實(shí)踐教程[M].北京：清華大學(xué)出版社,2011:213-220.

（責(zé)任編輯：陳 靜）

Design of a DDS Digital Controlled Signal Generator Based on the Nios II

WEN Xihuai,YUAN Zehuai

(College of Electronic Information and Mechatronic Engineering,Zhaoqing University,Zhaoqing,Guangdong 526061,China)

For the weakness of high technical complexity,high cost and bulkiness of the traditional frequency synthesis method,a DDS numerical control signal generator has been implemented by applying the SOPC system on chip design methods.High stability,high resolution,fast high conversion rate and strong anti-interference capability are the basic characteristics of the DDS system.As the control core,Nios II soft-core processor has a high integration of the system which makes it easy to preserve and update the system.

Nios II soft-core;DDS;SOPC;signal generator

TP39

A

1009－8445（2012）05－0014－04