一種高速開(kāi)關(guān)電容動(dòng)態(tài)鎖存比較器分析與設(shè)計(jì)

范曉捷，黃 峰，魏 斌，李 靜，張凱虹

（1．中國(guó)電子科技集團(tuán)公司第58研究所，江蘇 無(wú)錫 214035；2．黃山旅游發(fā)展股份有限公司云谷索道分公司，安徽 黃山，242709）

1 引言

無(wú)線通信、高速測(cè)量?jī)x器、數(shù)字雷達(dá)等對(duì)應(yīng)用系統(tǒng)和模/數(shù)轉(zhuǎn)換器（ADC）提出了高速度、高精度、大動(dòng)態(tài)范圍、寬輸入信號(hào)帶寬、低功耗等指標(biāo)要求，使得系統(tǒng)對(duì)高性能ADC產(chǎn)品的需求日益突出。由于流水線結(jié)構(gòu)可以在較低的功耗條件下實(shí)現(xiàn)速度從數(shù)十兆到數(shù)百兆、精度從10位到16位的模數(shù)轉(zhuǎn)換器（ADC），因此成為上述應(yīng)用場(chǎng)合的ADC實(shí)現(xiàn)方式的主要選擇[1]。高速比較器作為高速高精度流水線ADC的核心器件，其精度和速度對(duì)ADC的性能起著至關(guān)重要的作用，比較器較大的失調(diào)電壓會(huì)造成流水線ADC的失碼，造成轉(zhuǎn)換錯(cuò)誤；比較器速度不夠，則不能在要求的時(shí)間內(nèi)完成正確的比較輸出，出現(xiàn)亞穩(wěn)態(tài)（metastability）輸出。因此，要實(shí)現(xiàn)高速高精度流水線ADC，其所用比較器的精度和速度是關(guān)鍵。

由于使用了數(shù)字糾錯(cuò)技術(shù)，流水線ADC對(duì)比較器的精度要求大為降低，因此通常選擇低功耗快速的動(dòng)態(tài)鎖存比較器。本文基于0.18μm 1.8V CMOS工藝設(shè)計(jì)了一種可應(yīng)用于高速高精度模數(shù)轉(zhuǎn)換器的動(dòng)態(tài)鎖存比較器。論文對(duì)該比較器的電路結(jié)構(gòu)和設(shè)計(jì)原理進(jìn)行了深入分析，并且詳細(xì)說(shuō)明了比較器的版圖實(shí)現(xiàn)。

2 比較器電路結(jié)構(gòu)

本文所設(shè)計(jì)比較器為全差分開(kāi)關(guān)電容結(jié)構(gòu)輸入的比較器，其總體電路框圖如圖1所示[2]。其中單管開(kāi)關(guān)為PMOS開(kāi)關(guān)，互補(bǔ)開(kāi)關(guān)上端為NMOS管，下端為PMOS管。其工作過(guò)程可以分為兩相：采樣相和建立相。在采樣相，cp1變低，cp為高時(shí)，閾值電壓Vp和Vn與比較器共模偏置Vset接到電容底極板和頂極板進(jìn)行采樣；在建立相，電容底極板接輸入信號(hào)Vip和Vin，這樣輸入信號(hào)與閾值信號(hào)的差值就出現(xiàn)在電壓比較器的兩個(gè)輸入端，然后電壓比較器開(kāi)始進(jìn)行放大。

圖1 開(kāi)關(guān)電容比較器電路結(jié)構(gòu)

比較信號(hào)建立過(guò)程如下：在采樣相兩個(gè)電容上的電荷分別是C×(Vset－Vip)和C×(Vset－Vin)；在建立相，由于電荷守恒，比較器兩輸入端的電壓將分別是Vset－Vip＋Vp和Vset－Vin＋Vn，相當(dāng)于將輸入電壓和比較閾值電壓作了比較，即：

3 電壓比較器設(shè)計(jì)

本文所設(shè)計(jì)的全差分電壓比較器電路結(jié)構(gòu)如圖2所示[3]。比較器的工作受時(shí)鐘Ct控制。Ct為低電平時(shí)，比較器輸出為高電平的復(fù)位信號(hào)；當(dāng)Ct為高電平時(shí)，比較器輸出比較結(jié)果。圖中M0～M3被偏置在線性區(qū)，可看作是阻值由電壓控制的電阻，M4～M11構(gòu)成一個(gè)鎖存器。該電壓比較器工作原理如下：當(dāng)鎖存/置位信號(hào)為低時(shí)，MOS管M9、M10導(dǎo)通，M4、M5截止，這就使得電源和地之間的通路被截?cái)?，因此電源和地之間沒(méi)有電流流過(guò)。同時(shí)兩個(gè)輸出端都被充電至電源電壓，M10、M9截止，M7、M6導(dǎo)通，所以M6、M7上的壓降等于電源電壓。鎖存置位信號(hào)由低到高的瞬間，比較器開(kāi)始它的比較鎖存過(guò)程。此時(shí)M5、M6的柵極電位仍然是電源電壓，而它們的漏極電位立刻升高，所以它們的源端電位差被放大。如果M4～M11都是理想匹配的管子，左右兩個(gè)支路輸入管（M0～M3）的阻值決定了鎖存器的穩(wěn)定狀態(tài)，即比較器的輸出。

圖2 電壓比較器電路結(jié)構(gòu)

M0～M3分別與輸入信號(hào)或參考信號(hào)相連，由于工作在線性區(qū)，左右兩個(gè)支路的電導(dǎo)可以表示為：

其中VT是閾值電壓，Vds是管Mn的源漏電阻。如果沒(méi)有失配，比較器的輸出在gl=gr處改變。設(shè)計(jì)中取M0=M2、M1=M3，根據(jù)gl=gr可 得：

通過(guò)改變W1（W3）和W0（W2）之間的比例關(guān)系，可以調(diào)節(jié)比較器的閾值電壓。

式（4）表明比較器的失調(diào)取決于M0～M3管的失配，但前提是M4～M11都是理想匹配的。由于M0～M3管工作在線性區(qū)，它們的電導(dǎo)直接取決于各自的源漏電壓Vdsn（n=0，1，2，3），而M6、M7可認(rèn)為工作在飽和區(qū)。在比較器剛進(jìn)入比較階段時(shí)，Vdsn幾乎為0（n=0，1，2，3），所以M6、M7管起主導(dǎo)作用，因?yàn)橥ǔ９茏映叽巛^小，很容易就能產(chǎn)生上百毫伏的失調(diào)。M0～M3管的失調(diào)電壓直接影響比較器的失調(diào)電壓。

為減小失調(diào)電壓，版圖設(shè)計(jì)應(yīng)該特別注意，需要匹配的管子盡量鄰近放置，并且?guī)缀螆D形保持一致。另外，鎖存器負(fù)載電容的失配也會(huì)導(dǎo)致較大的比較器失調(diào)，這個(gè)問(wèn)題可以通過(guò)在鎖存器的輸出端串連緩沖器來(lái)解決。

4 比較器的版圖實(shí)現(xiàn)及仿真結(jié)果

從比較器的原理圖可以看出電路所使用的元器件眾多，包括采樣開(kāi)關(guān)、采樣電容、差分輸入鎖存比較器等，因此其版圖實(shí)現(xiàn)必須特別考慮。模擬電路由于對(duì)噪聲和工藝比較敏感，因而版圖設(shè)計(jì)時(shí)需要特別小心。主要原因是制造工藝可能存在偏差，主要包括：晶圓本身?yè)诫s濃度的不均勻，光刻時(shí)方向的不一致，溫度和各種噪聲的影響。元件這些非理想因素的影響，會(huì)導(dǎo)致電路的各種特性產(chǎn)生偏移。而所有這些工藝造成的非理想特性在設(shè)計(jì)上是無(wú)法消除的，只能通過(guò)版圖設(shè)計(jì)的各種技巧加以減弱。

4.1 版圖實(shí)現(xiàn)

比較器差分輸入對(duì)管的版圖設(shè)計(jì)主要考慮的是對(duì)稱性和方向的一致性，差分對(duì)兩個(gè)晶體管的方向一致性可以使用交錯(cuò)排列方式達(dá)到。對(duì)于對(duì)稱性來(lái)說(shuō)，由于使用全差分結(jié)構(gòu)，因此全差分的兩部分應(yīng)該完全對(duì)稱。PMOS和NMOS電流鏡中的晶體管應(yīng)由相同大小的PMOS和相同大小的NMOS小晶體管并列而成。差分對(duì)的設(shè)計(jì)采用中心對(duì)稱方法（Common Centroid）可以得到最佳的匹配度[4]。圖3（a）為兩個(gè)尺寸相同的差分對(duì)輸入管，將MOS管等比例拆分成相等的8個(gè)小晶體管，再將這些晶體管以交錯(cuò)方式并聯(lián)，如圖3（b）所示，交錯(cuò)方法如圖3（c）所示。這樣就可以得到對(duì)于X軸和Y軸同時(shí)對(duì)稱即中心對(duì)稱的差分對(duì)。

圖3 差分對(duì)晶體管的中心對(duì)稱布局

整個(gè)比較器電路采用在SMIC 0.18μm CMOS工藝實(shí)現(xiàn)的版圖如圖4所示，比較器版圖中從左向右依次是采樣開(kāi)關(guān)、采樣電容、動(dòng)態(tài)鎖存比較器和輸出緩沖器，整個(gè)模塊電路的版圖面積為20μm×35μm。為了在版圖設(shè)計(jì)中盡量減小失調(diào)電壓，版圖設(shè)計(jì)采用全差分結(jié)構(gòu)，電阻采用多電阻并聯(lián)結(jié)構(gòu)，前置放大器和鎖存比較器的輸入MOS管和正反饋MOS管采用多插指結(jié)構(gòu)。

圖4 比較器的版圖實(shí)現(xiàn)

4.2 比較器后仿真結(jié)果

首先對(duì)比較器進(jìn)行功能性驗(yàn)證。圖5所示為該比較器運(yùn)用于3-bit Flash電路中仿真得到的輸入和輸出量化結(jié)果。仿真條件為工作時(shí)鐘200MHz，輸入信號(hào)幅度100mV；仿真結(jié)果中，第一欄為驗(yàn)證信號(hào)差分輸入波形，后七欄為3-bit Flash電路中采用溫度計(jì)碼格式的七個(gè)比較器輸出結(jié)果，可以看出比較器正常工作。另外，根據(jù)SMIC 0.18μm CMOS工藝給出的閾值電壓失配因子和電流失調(diào)因子，對(duì)比較器的輸入失調(diào)電壓進(jìn)行Monte Carlo仿真，得到失調(diào)電壓分布如圖6所示。通過(guò)Monte Carlo仿真，發(fā)現(xiàn)失調(diào)電壓分布范圍完全落于－5mV～＋7mV之內(nèi)，集中分布區(qū)域?yàn)椋?mV～＋3mV以內(nèi)。

圖5 比較器的輸入輸出波形

圖6 比較器失調(diào)電壓分布范圍

5 結(jié)論

本文設(shè)計(jì)了一種可應(yīng)用于高速高精度模數(shù)轉(zhuǎn)換器的比較器，對(duì)其正反饋預(yù)放大器和鎖存器進(jìn)行了分析和優(yōu)化設(shè)計(jì)。仿真結(jié)果表明，該比較器達(dá)到了較高的鎖存速度和較小的可分辨電壓，可以滿足200MSPS高精度流水線ADC的需求。

[1]Mikael Gustavsson,Jacob Wikner J,Nianxiong Nick Tan.CMOS Data Converters for Communications [M]. Boston：Kluwer Academic,2000.189.

[2]潘小敏，范曉捷，陳玉皎. 一種應(yīng)用于高速高精度模數(shù)轉(zhuǎn)換器的比較器[J]. 電子與封裝，2010.

[3]T. Cho and P. Gray,. A 10 b, 20 Msample/s 35 mW pipeline A/D converter[J]. IEEE J. Solid-State Circuits, 1995,30(3)：166-172.

[4]Alan Hasting. The Art of Analog Layout（影印版）[M]. 北京：清華大學(xué)出版社，2004.