音頻信號(hào)數(shù)字化光纖傳輸實(shí)驗(yàn)儀信道的設(shè)計(jì)與實(shí)現(xiàn)

錢 皓， 成 龍， 孫 立 ， 尹華山， 陳保林

（1.南京航空航天大學(xué) 自動(dòng)化學(xué)院，江蘇 南京 211100；2.南京航空航天大學(xué) 理學(xué)院，江蘇 南京211100；3.南京航空航天大學(xué) 機(jī)電學(xué)院，江蘇 南京21110）

隨著光纖技術(shù)的不斷發(fā)展，光纖的應(yīng)用越來(lái)越廣泛。光纖以其頻帶寬、容量大、衰減小等優(yōu)點(diǎn)給通信領(lǐng)域帶來(lái)的改革和創(chuàng)新，形成了一個(gè)新興產(chǎn)業(yè)。數(shù)字通信對(duì)比傳統(tǒng)的模擬通信有精度高、靈活性高、可靠性強(qiáng)、易大規(guī)模集成、時(shí)分復(fù)用、功能穩(wěn)定等優(yōu)點(diǎn)而被廣泛的應(yīng)用在工業(yè)、醫(yī)療、軍事等諸多領(lǐng)域[1]。數(shù)字光纖通信兼有兩者的優(yōu)點(diǎn)，必將成為通信領(lǐng)域的發(fā)展方向。

音頻信號(hào)的光纖傳輸有快速、準(zhǔn)確、信息量大、質(zhì)量高的優(yōu)點(diǎn)。在實(shí)驗(yàn)領(lǐng)域，可以快速準(zhǔn)確的傳遞聲音信號(hào)，給實(shí)驗(yàn)者更可靠的信息。在應(yīng)用領(lǐng)域，可以實(shí)時(shí)、長(zhǎng)距離傳遞聲音，即節(jié)約成本，又有高的傳輸質(zhì)量。因此，音頻信號(hào)的光纖傳輸?shù)难芯颗c實(shí)現(xiàn)，將方便人們的學(xué)習(xí)、工作和生活[2]。

文中是針對(duì)普通高等工科類學(xué)校中非通信與信息等專業(yè)學(xué)科的普及性實(shí)驗(yàn)教學(xué)科目所研制的《音頻信號(hào)的數(shù)字光纖通信實(shí)驗(yàn)儀》創(chuàng)新實(shí)踐項(xiàng)目。教學(xué)科目及實(shí)驗(yàn)儀器的推出，有利于幫助高等學(xué)?；A(chǔ)性學(xué)科實(shí)驗(yàn)課程的提升，豐富與完善實(shí)驗(yàn)課內(nèi)容，使學(xué)生了解現(xiàn)代技術(shù)的發(fā)展與相關(guān)知識(shí)的掌握。

1 系統(tǒng)的硬件結(jié)構(gòu)

信號(hào)通道由兩大部分組成：光接收器和光發(fā)射器。兩者之間以光纖連接。光發(fā)射和光接收器的工作原理相互關(guān)聯(lián)，一個(gè)是另一個(gè)的逆過(guò)程；光發(fā)射器是將音頻的電信號(hào)轉(zhuǎn)變成光信號(hào)，光接收器是將光信號(hào)轉(zhuǎn)變成音頻的電信號(hào)[3]。

光發(fā)射器由以下幾個(gè)電路模塊組成：濾波放大、A/D轉(zhuǎn)換、控制部分、并/串轉(zhuǎn)換、電/光模塊部分[4]。

圖1 發(fā)射器原理框圖Fig.1 Optical emitter functional block diagram

光接收器由光/電轉(zhuǎn)換部分、串/并轉(zhuǎn)換、控制部分、D/A轉(zhuǎn)換、模擬信號(hào)放大部分組成[4]，如圖2所示。

圖2 光接收器原理框圖Fig.2 Optical receiver functional block diagram

2 系統(tǒng)電路設(shè)計(jì)

2.1 電 源

整套電路僅以12 V直流電源供電，內(nèi)部集成電路需用到5 V、3.3 V、1.5 V的電源。5 V電源由L7805三態(tài)穩(wěn)壓電源提供，3.3 V和1.5 V分別由ASM117-3.3和ASM117-1.5提供。

2.2 FPGA的數(shù)據(jù)處理及實(shí)時(shí)控制部分

電路采用型號(hào)為EP1C3T100C8的FPGA為主控芯片，直接由18.432 MHz的晶振提供工作時(shí)鐘。芯片共有兩個(gè)時(shí)鐘輸入端，選其一輸入晶振時(shí)鐘。由于FPGA各個(gè)模塊都用到，所以各個(gè)模塊都需要供電和接地。

FPGA內(nèi)部有一個(gè)鎖相環(huán)，可以進(jìn)行分頻和倍頻，以得到不同的頻率。發(fā)射器中模數(shù)轉(zhuǎn)換芯片和并/串轉(zhuǎn)換芯片的時(shí)鐘由FPGA提供。由于模數(shù)轉(zhuǎn)換后輸出串行的二進(jìn)制數(shù)據(jù)，而并/串轉(zhuǎn)換器的數(shù)據(jù)輸入為10位，所以需要在FPGA中進(jìn)行編碼。編碼應(yīng)盡量避免多個(gè)“0”和“1”連續(xù)出現(xiàn)，采用8B10B編碼方式。FPGA內(nèi)部先將串行二進(jìn)制數(shù)據(jù)分解為8位并行數(shù)據(jù)，再經(jīng)過(guò)8B10B編碼輸出。接收器中FPGA提供數(shù)模轉(zhuǎn)換器工作時(shí)鐘和串并轉(zhuǎn)換器的參考時(shí)鐘，并將串并轉(zhuǎn)換器輸出的十位數(shù)據(jù)解碼，還原為八位數(shù)據(jù)傳輸給數(shù)模轉(zhuǎn)換器。FPGA的功能由Verilog編程實(shí)現(xiàn)，程序采用AS（主動(dòng)）配置方式下載到FPGA[5-6]。

2.3 音頻信號(hào)的處理及采集

音頻信號(hào)經(jīng)聲道分離、濾波、放大，由模數(shù)轉(zhuǎn)換集成芯片采集轉(zhuǎn)換成數(shù)字信號(hào)。

2.3.1 濾波放大部分

在對(duì)音頻信號(hào)進(jìn)行采樣時(shí)，當(dāng)信號(hào)中含有大于二分之一的采樣頻率，如果采樣頻率不夠高，就會(huì)產(chǎn)生混疊信號(hào)?；殳B信號(hào)不能用數(shù)字濾波方法除去，需要用硬件濾波。A/D轉(zhuǎn)換的采樣頻率需要高于音頻信號(hào)最高頻率的2～10倍。根據(jù)所需音頻信號(hào)的帶寬以及抗混疊濾波所需要的特性，設(shè)計(jì)一個(gè)二階的低通有源濾波器，截止頻率大于或等于20 kHz，設(shè)計(jì)電路如圖3所示。

同時(shí)，該電路具有隔離放大作用，集成運(yùn)放采用的是單電源供電的LM324。這是一款四運(yùn)放集成、功耗低、電壓工作范圍寬的放大器。它具有內(nèi)部補(bǔ)償?shù)哪芰洼^低的輸入偏置電流。工作于5 V電源時(shí)具有1.2 MHz的帶寬[7]。由于音頻信號(hào)是兩路輸入 （或多聲道），且人耳能夠分辨的聲音帶寬為20Hz～20 kHZ，所以LM324足以滿足要求。電路如圖3所示，此為單側(cè)聲道，另一聲道與其相同。

圖3 音頻濾波放大電路圖Fig.3 Audio filter circui

圖中LM324采用5 V電源供電，一級(jí)放大。信號(hào)輸入時(shí)要加入一定的電壓偏置。

2.3.2 A/D轉(zhuǎn)換部分

模數(shù)轉(zhuǎn)換電路采用了Cirrus Logic公司出品的專業(yè)音頻處理集成芯片CS5342，其工作時(shí)鐘頻率設(shè)定為18.432 MHz，由FPGA提供。信號(hào)由AINL和AINR管腳輸入，SDOUT輸出轉(zhuǎn)換后的串行二進(jìn)制數(shù)據(jù)，LRCK和SCLK輸出采樣頻率。M0和M1腳分別接高、低電平，以保證芯片工作在雙倍速主動(dòng)模式上，分頻產(chǎn)生采樣頻率96 MHz。另外，RST腳置高電平，各類參考電壓引腳加入適當(dāng)?shù)臑V波電容，使芯片穩(wěn)定且正確地工作。其電路如圖4所示。

圖4 A/D轉(zhuǎn)換電路圖Fig.4 A/D converter circuit

2.4 信號(hào)發(fā)送部分

由FPGA處理后的數(shù)據(jù)要通過(guò)光纖發(fā)送，需先將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)，再將串行數(shù)據(jù)轉(zhuǎn)換為光信號(hào)。

2.4.1 并/串轉(zhuǎn)換

電路采用串化器SN65LV1023A集成芯片實(shí)現(xiàn)，電路如圖5所示，其對(duì)應(yīng)接收端由解串器SN65LV1224A集成芯片完成。SN65LV1023A可以將10位并行數(shù)據(jù)轉(zhuǎn)換為串行差分?jǐn)?shù)據(jù)流，該差分?jǐn)?shù)據(jù)流可以由SN65LV1224A還原為10位的并行數(shù)據(jù)。這一組芯片內(nèi)部有鎖相環(huán)，可以為數(shù)據(jù)輸出自己匹配時(shí)鐘。串化器SN65LV1023A參考時(shí)鐘選為18.432 MHz與，數(shù)據(jù)在該時(shí)鐘頻率下輸入，其芯片內(nèi)部匹配產(chǎn)生數(shù)據(jù)輸出時(shí)鐘，每一個(gè)10位并行數(shù)據(jù)轉(zhuǎn)換為12位串行數(shù)據(jù)，其中多出一個(gè)起始位和一個(gè)終止位，所以有效頻率為184.32 MHz。解串器的參考時(shí)鐘也定為18.432 MHz，以滿足數(shù)據(jù)傳輸需求。

由于音頻信號(hào)是實(shí)時(shí)不斷的，所產(chǎn)生的數(shù)據(jù)流連續(xù)進(jìn)行，所以電路不能設(shè)置進(jìn)入高阻態(tài)或省電模式，因此LV1023的DEN和PWRDN都置高電位。

串行數(shù)據(jù)的準(zhǔn)確傳輸需要串化器和解串器同步，該組芯片采用的是隨機(jī)同步方式。串化器的SYNC1和SYNC2懸空。解串器的LOCK輸入到FPGA以對(duì)數(shù)據(jù)傳輸進(jìn)行實(shí)施控制。

圖5 并/串轉(zhuǎn)換電路圖Fig.5 Parallel/series converter circuit

2.4.2 電/光模塊

采用型號(hào)為HNMS-XEMC41XSC20，工作波長(zhǎng)在T1310nm/R1550 nm的單纖雙向一體化收發(fā)模塊，將電信號(hào)差分?jǐn)?shù)據(jù)流轉(zhuǎn)成光數(shù)據(jù)信號(hào)流[8-9]，電路如圖6所示。

圖6 光發(fā)射模塊電路圖Fig.6 Optical emitter circuit

2.5 信號(hào)的接收及處理

2.5.1 光/電轉(zhuǎn)換模塊

該實(shí)驗(yàn)裝置以單纖進(jìn)行信號(hào)傳輸，光信號(hào)傳輸?shù)浇邮昭b置后，需要還原為電信號(hào)，即差分電壓數(shù)據(jù)流。采用型號(hào)為HNMS-XEMC41XSC20，工作波長(zhǎng)在T1310nm/R1550nm的單纖雙向一體化收發(fā)模塊，將光信號(hào)轉(zhuǎn)換為電信號(hào)[8]。轉(zhuǎn)換后的差分信號(hào)由RD+和RD-輸出，電路如圖7所示。

2.5.2 串并轉(zhuǎn)換

串并轉(zhuǎn)化裝置采用與發(fā)送器中的串化器SN65LV1023A相匹配的解串器SN65LV1224A。發(fā)送器中的串化器將10位的并行數(shù)據(jù)轉(zhuǎn)換為串行的差分?jǐn)?shù)據(jù)流，因此在接收器中需用相應(yīng)的解串器將串行差分?jǐn)?shù)據(jù)流還原為并行數(shù)據(jù)。

圖7 光電轉(zhuǎn)換電路圖Fig.7 photoelectric converter circuit

SN65LV1224A內(nèi)部有鎖相環(huán)，在接收數(shù)據(jù)流時(shí)可以根據(jù)數(shù)據(jù)的頻率自行匹配接收時(shí)鐘，外界只需為其提供參考時(shí)鐘。此處參考時(shí)鐘選為18.432 MHz，由FPGA控制部分提供。芯片還匹配了與解串后的數(shù)據(jù)同步的時(shí)鐘，以助于轉(zhuǎn)換后的并行數(shù)據(jù)輸出。為了保證音頻信號(hào)的連續(xù)性和實(shí)時(shí)性，需避免芯片處于省電模式或高阻模式。因此PWRDN和REN需接高電平。RCLK-R/F接高電平，即選擇時(shí)鐘上升沿輸出數(shù)據(jù)。電路如圖8所示。

圖8 串/并轉(zhuǎn)換電路Fig.8 Series/parallel converter circuit

該組芯片有兩種同步方式：快速同步和隨機(jī)同步?？焖偻绞怯纱靼l(fā)送一組由連續(xù)的6個(gè)“1”和“0”組成的同步信號(hào)，解串器收到信號(hào)后鎖定數(shù)據(jù)時(shí)鐘，鎖定完成之前LOCK保持高電平，同步完成后跳變?yōu)榈碗娖?。同步信?hào)的發(fā)送是由串化器的SYNC1和SYNC2控制的，只要兩者之一置高電平持續(xù)時(shí)間超過(guò)6個(gè)時(shí)鐘周期，串化器就開(kāi)始連續(xù)發(fā)送同步信號(hào)?？焖偻骄哂锌焖贉?zhǔn)確的優(yōu)點(diǎn)，但在長(zhǎng)距離的信號(hào)傳輸中，光纖只傳遞數(shù)據(jù)，無(wú)法很好的傳遞串化器和解串器的SYNC和LOCK信號(hào)。因此采用隨機(jī)同步方式。

隨機(jī)同步方式串化器不需發(fā)送同步信號(hào)，解串器直接對(duì)數(shù)據(jù)流進(jìn)行鎖定，實(shí)現(xiàn)同步，鎖定丟失后，解串器會(huì)重新鎖定時(shí)鐘。將LOCK接到FPGA以進(jìn)行實(shí)時(shí)控制。

2.6 D/A轉(zhuǎn)換及視頻信號(hào)輸出

D/A轉(zhuǎn)化部分采用Cirrus Logic公司出品的專業(yè)音頻信號(hào)處理芯片CS4334。其具有完善的立體聲DAC系統(tǒng)，抗干擾能力強(qiáng)，失真噪聲小，采用單電壓+5 V電源，電路如圖9所示。

圖9 D/A轉(zhuǎn)換電路圖Fig.9 D/A converter circuit

芯片具有兩種時(shí)鐘模式，即外部串行時(shí)鐘模式和內(nèi)部串行時(shí)鐘模式。當(dāng)芯片工作在外部串行時(shí)鐘模式下時(shí)，去加重濾波器不能被訪問(wèn)，且外部串行時(shí)鐘易被干擾，故本裝置設(shè)計(jì)時(shí)采用了內(nèi)部串行時(shí)鐘模式。串行時(shí)鐘SCLK在內(nèi)部產(chǎn)生，并與主時(shí)鐘 MCLK（18.432 MHz）、采樣時(shí)鐘 RLCK（96 KHz，由FPGA分頻產(chǎn)生）同步。信號(hào)經(jīng)數(shù)模轉(zhuǎn)化后，分別由AOUTL和AOUTR輸出左右聲道模擬信號(hào)，經(jīng)低通濾波后輸出，由于滿量程時(shí)信號(hào)最大輸出可達(dá)3.5 V，且裝置可通過(guò)外接放大器進(jìn)行聲音信號(hào)的放大，故在本設(shè)計(jì)中未進(jìn)行音頻信號(hào)的放大處理。

3 軟件設(shè)計(jì)及仿真介紹

系統(tǒng)采用VerilogHDL語(yǔ)言進(jìn)行程序編寫(xiě)，在QuartusⅡ環(huán)境下編輯仿真。FPGA內(nèi)部時(shí)鐘由18.432 MHz的有源晶振提供。FPGA的工作是：

1）提供D/A轉(zhuǎn)換芯片CS4334，A/D轉(zhuǎn)換芯片CS5342，并串轉(zhuǎn)換芯片LV1023的工作時(shí)鐘和串并轉(zhuǎn)換芯片LV1224的參考時(shí)鐘，其值均為18.432 MHz。

2）發(fā)送端對(duì)數(shù)據(jù)進(jìn)行8B10B編碼，并將轉(zhuǎn)換后的數(shù)據(jù)傳送給串化器；接收端獲取串并轉(zhuǎn)換后的十位數(shù)據(jù)，進(jìn)行解碼，還原為編碼前的八位數(shù)據(jù)，并將解碼后的數(shù)據(jù)傳送給數(shù)模轉(zhuǎn)換芯片。

3.1 8B10B編解碼

8B10B編碼是目前高速串行通訊普遍采用的編碼方式，8B10B編碼的目的是將八位數(shù)據(jù)轉(zhuǎn)換成10位的數(shù)據(jù)，并使轉(zhuǎn)換后的數(shù)據(jù)流中“0”和“1”的數(shù)量平衡，避免發(fā)送過(guò)程中因過(guò)多重復(fù)的出現(xiàn)“0”或“1”而發(fā)生的錯(cuò)誤，提高線路傳輸?shù)男阅?，有利于接收器更?zhǔn)確的捕捉同步時(shí)鐘，而且采用特定的碼元可以使接受端更準(zhǔn)確地對(duì)準(zhǔn)碼元。8B10B編碼可以看成是5B6B和3B4B編碼的組合，組合過(guò)后有些編碼可能有兩個(gè)值，“1”和“0”的差值稱為平衡度，用RD-表示平衡度為+2或0，RD+表示平衡度-2或0。將轉(zhuǎn)換后的數(shù)據(jù)按平衡度分為RD-和RD+兩列。設(shè)變量DISPIN表示正在轉(zhuǎn)換的數(shù)的平衡度，DISPOUT表示下一個(gè)轉(zhuǎn)換的數(shù)的平衡度。初始時(shí)設(shè)DISPIN與DISPOUT相等，先從RD-中開(kāi)始轉(zhuǎn)換，如果轉(zhuǎn)換后的數(shù)“0”和“1”的數(shù)量相等，繼續(xù)在RD-列中轉(zhuǎn)換下一個(gè)數(shù)，如果“0”和“1”的數(shù)不等，則轉(zhuǎn)到RD+列中轉(zhuǎn)換。同理在RD+列中，如果“0”、“1”個(gè)數(shù)相等則繼續(xù)在 RD+中，否則換到 RD-中。

圖10 8B10B編碼流程Fig.10 8B10B coded flow path

解碼部分將10位數(shù)據(jù)的前六位和后四位分別按照5B6B和3B4B的列表解碼即可。

3.2 仿 真

設(shè)計(jì)程序經(jīng)QuartusⅡ綜合器編譯綜合成功后，可以對(duì)輸入數(shù)據(jù)、中間產(chǎn)生的數(shù)據(jù)、輸出數(shù)據(jù)進(jìn)行仿真。裝置采用的8B10B編碼方式，分為3B4B和5B6B進(jìn)行編碼。解碼部分依照編碼時(shí)相同的分發(fā)將十位數(shù)據(jù)分為4B和6B分別解碼。解碼后再按順序組合成8位數(shù)據(jù)。程序以4B3B、6B5B分別查表的方式實(shí)現(xiàn)。程序仿真圖中，adin是編碼之前的八位數(shù)據(jù)，設(shè)為逐次加一的計(jì)數(shù)數(shù)據(jù)，為了方便比較，圖中用十進(jìn)制表示。編碼后的十位數(shù)據(jù)為data10b，adout是解碼后的數(shù)據(jù)?？梢钥吹诫m有延遲，解碼后數(shù)據(jù)仍為計(jì)數(shù)數(shù)據(jù)，因此程序可以準(zhǔn)確地實(shí)現(xiàn)解碼功能。

圖11 8B10B程序仿真圖Fig.11 8B10B software simulation diagram

4 結(jié)束語(yǔ)

綜合以上設(shè)計(jì)的電路模塊，其基本功能實(shí)現(xiàn)了音頻信號(hào)的采集與數(shù)字化處理，并用光纖完成音頻數(shù)字信號(hào)的傳輸過(guò)程，其信號(hào)通道研制完成，為整套實(shí)驗(yàn)裝置的設(shè)計(jì)研制奠定了基礎(chǔ)保證，它是系統(tǒng)的核心關(guān)鍵部分。

作為大學(xué)基礎(chǔ)實(shí)驗(yàn)領(lǐng)域研發(fā)的新型實(shí)驗(yàn)儀器，不管是設(shè)計(jì)研制者，還是通過(guò)其實(shí)驗(yàn)教學(xué)的應(yīng)用者都在其工作與實(shí)驗(yàn)的實(shí)踐中，學(xué)習(xí)掌握和了解多方面的專業(yè)理論與技術(shù)知識(shí)：1）認(rèn)識(shí)模擬電路、數(shù)字電路、模數(shù)和數(shù)模轉(zhuǎn)換等電子電路知識(shí)，了解印刷電路板設(shè)計(jì)方法；2）了解可編程邏輯器件的基本原理、硬件設(shè)計(jì)、軟件編程、仿真調(diào)試與使用工作方法；3）了解模擬信號(hào)與數(shù)字信號(hào)的區(qū)別與特點(diǎn)，掌握二者之間對(duì)應(yīng)關(guān)系及轉(zhuǎn)換原理；4）了解音頻信號(hào)構(gòu)成、處理及傳輸過(guò)程，以及并/串、串/并轉(zhuǎn)換的原理及同步工作方法；5）了解光/電和光/電轉(zhuǎn)換專業(yè)知識(shí)與當(dāng)代應(yīng)用技術(shù)；6）學(xué)習(xí)和了解模擬信號(hào)與數(shù)字信號(hào)光纖傳輸過(guò)程等現(xiàn)代電子專業(yè)理論與應(yīng)用技術(shù)。

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