基于FPGA的高效靈活性數(shù)字正交下變頻器設(shè)計(jì)

徐 偉，王旭東

（南京航空航天大學(xué) 電子信息工程學(xué)院，江蘇 南京 210016）

在軟件無(wú)線電中，數(shù)字下變頻DDC作為一個(gè)橋梁連接著前端A/D轉(zhuǎn)換器和后端的DSP器件。通過變頻、抽取濾波，將低速數(shù)據(jù)送給DSP器件進(jìn)行處理[1-4]。隨著半導(dǎo)體技術(shù)的發(fā)展，F(xiàn)PGA的性能越來越高，而成本越來越低，并且內(nèi)置越來越多的成熟IP核，這些都為其研究和開發(fā)提供了方便。利用FPGA實(shí)現(xiàn)DDC功能成為軟件無(wú)線電設(shè)計(jì)中的常用手段。

1 數(shù)字下變頻的基本原理

在軟件無(wú)線電中，一般都采用正交數(shù)字下變頻法，如圖1所示，正交數(shù)字下變頻法主要由數(shù)字混頻器、數(shù)字振蕩器NCO和抽取濾波器三個(gè)部分組成。其中核心部件是抽取濾波器和數(shù)字振蕩器NCO。抽取濾波器采用具有抗混疊效應(yīng)的CIC濾波和作為補(bǔ)償濾波器的FIR來實(shí)現(xiàn)，NCO模塊采用Altera的NCO核來實(shí)現(xiàn)[5]。

2 抽取濾波器的設(shè)計(jì)

2.1 積分梳妝濾波器(CIC)

CIC數(shù)字濾波器是窄帶低通濾波器的高計(jì)算效率的實(shí)現(xiàn)形式，常常被嵌入到現(xiàn)代通信系統(tǒng)的抽取和插值模塊的硬件實(shí)現(xiàn)中。

所謂梳妝濾波器，是指該濾波器的沖擊響應(yīng)具有如下形式：

式中，D即為CIC濾波器的階數(shù)(D其實(shí)也是抽取因子)。CIC濾波器的z變換為：

由于單級(jí)CIC濾波器的旁瓣電平比較大，阻帶衰減很差，難以滿足實(shí)用要求。為了降低旁瓣電平，采用多級(jí)CIC濾波器級(jí)聯(lián)的方法來解決，濾波器級(jí)數(shù)N越大，CIC幅頻相應(yīng)越好。圖2采用的是8級(jí)抽取結(jié)構(gòu)的CIC濾波器。

2.2 FIR補(bǔ)償濾波器

雖然梳狀濾波器在高速采樣的情況下很有效，但是其相應(yīng)缺少平旦的通帶和快速下降的過渡帶。為了解決這個(gè)問題，一般在抽取CIC濾波器后面級(jí)聯(lián)一個(gè)補(bǔ)償FIR濾波器。積分梳妝濾波器CIC經(jīng)過補(bǔ)償濾波器CFIR的補(bǔ)償后，其幅頻響應(yīng)具有近乎水平的通帶和快速下降的過渡帶。

積分梳妝濾波器CIC、補(bǔ)償濾波器CFIR以及二者級(jí)聯(lián)后的信號(hào)如圖3所示。從圖中可以看出，CIC與CFIR級(jí)聯(lián)后的幅頻響應(yīng)曲線通帶平坦、過渡帶陡峭，滿足設(shè)計(jì)要求。

3 系統(tǒng)硬件實(shí)現(xiàn)及結(jié)果仿真

下面以一個(gè)實(shí)際工程應(yīng)用系統(tǒng)來說明當(dāng)系統(tǒng)帶寬的中心頻率落在Fs/4位置時(shí)，可對(duì)上述結(jié)構(gòu)進(jìn)行簡(jiǎn)化。

3.1 系統(tǒng)結(jié)構(gòu)進(jìn)一步簡(jiǎn)化

假設(shè)A/D采樣率為120 MS/s、系統(tǒng)帶寬為 40 Mb/s、中心頻率選為30 MHz，為防止濾波器過度帶對(duì)信號(hào)的影響，在用戶頻帶的兩端留有10 MHz的保護(hù)，如圖4所示。

對(duì)圖中的接收信號(hào)下變頻至零中頻，則圖4中的NCO設(shè)置應(yīng)為30 MHz(Fs/4)。為防止頻率混疊，需對(duì)下變頻后的信號(hào)進(jìn)行低通濾波，如圖5所示。

由于 NCO采用的是 Fs/4，因此其輸出 I路為：1，0，-1，0…，Q 路為：0，-1，0，1…。 可見，并不需要乘法運(yùn)算和NCO IP核，只需要改變兩路輸入數(shù)據(jù)的符號(hào)即可。

考慮對(duì)濾波后的數(shù)據(jù)要進(jìn)行2抽1，為進(jìn)一步減少運(yùn)算冗余，根據(jù)多速率數(shù)字信號(hào)處理理論，可將抽取運(yùn)算放在濾波之前，同時(shí)NCO的輸出也要做相應(yīng)變化，且這時(shí)的LPF變成了奇偶分離的多相結(jié)構(gòu)。經(jīng)過上述一系列變換后的正交變換模型如圖6所示。

3.2 FPGA設(shè)計(jì)

對(duì)上述算法模型進(jìn)行FPGA設(shè)計(jì)，采用Altera公司的STRATIXII系列FPGA作為器件平臺(tái)，并在其STRATIXII DSP開發(fā)板上進(jìn)行硬件驗(yàn)證。

A/D采樣率為120 MS/s，系統(tǒng)輸入時(shí)鐘頻率為120 MHz，低通濾波器（LPF）的階數(shù)為 64階，分解到奇偶兩路各32階。在QUARTUSII軟件中應(yīng)用Verilog進(jìn)行開發(fā)，系統(tǒng)經(jīng)綜合編譯后的RTL圖如圖7所示。

表1為系統(tǒng)的資源消耗情況，可以看出該系統(tǒng)消耗的邏輯資源、存儲(chǔ)器資源以及DSP模塊資源非常少，滿足絕大多數(shù)雷達(dá)、電子偵察、通信系統(tǒng)的要求。

將關(guān)心的信號(hào)添加到Altera提供的SignalTap II Logic Analyzer中。利用板子上的ADC輸入不同頻率的信號(hào)，使用STP進(jìn)行采集并將采集到的波形數(shù)據(jù)保存為CSV文件，然后利用Matlab將其中I/Q兩路輸出信號(hào)讀出，作圖分析其正交性。為驗(yàn)證該系統(tǒng)在整個(gè)頻帶內(nèi)的性能平穩(wěn)度，每隔10 MHz設(shè)置一個(gè)頻點(diǎn)，進(jìn)行詳細(xì)驗(yàn)證，如圖8～圖12所示。

表1 改進(jìn)的數(shù)字下變頻系統(tǒng)資源消耗

硬件驗(yàn)證結(jié)果表明，在整個(gè)10 MHz～40 MHz設(shè)計(jì)帶寬內(nèi)有效地實(shí)現(xiàn)了對(duì)中頻信號(hào)的下變頻處理，并且信號(hào)具有很好的正交性。該正交變換系統(tǒng)的鏡頻抑制能力可達(dá)60 dB，能夠滿足絕大多雷達(dá)、電子偵察、通信系統(tǒng)的設(shè)計(jì)要求。

[1]楊小牛，樓才義，徐建庭.軟件無(wú)線電技術(shù)與應(yīng)用[M].北京：電子工業(yè)出版社，2010.

[2]楊勛.軟件無(wú)線電中上下變頻技術(shù)的設(shè)計(jì)和實(shí)現(xiàn)[D].西安：西安電子科技大學(xué)，2007.

[3]SIMONE L，COMPARINI M C，MARCHETTI F，et al.Spacecraft transponder for deep space applications：design and performance[C].IEEE Areospace Conference Proceeding，2002：1337-1347.

[4]COLEMAN J O，ALTER J J，SCHOLNIK D.FPGA Architecture for gigahertz-sampling wideband if-to-baseband conversion[C].2000 International Conference on Signal Processing Applications and Technology，2000.

[5]Altera Corporation.NCO megacore function user guide[Z].2009.