小衛(wèi)星PD姿態(tài)控制器IP核的FPGA實(shí)現(xiàn)

丁玉葉，蘭盛昌，華 伊，李夢(mèng)立，潘 瑞，徐國(guó)棟，

（1.哈爾濱工業(yè)大學(xué)電子與信息工程學(xué)院，150001 哈爾濱;2.哈爾濱工業(yè)大學(xué) 航天學(xué)院，150080 哈爾濱）

小衛(wèi)星PD姿態(tài)控制器IP核的FPGA實(shí)現(xiàn)

丁玉葉1，蘭盛昌2，華 伊1，李夢(mèng)立2，潘 瑞1，徐國(guó)棟1，2

（1.哈爾濱工業(yè)大學(xué)電子與信息工程學(xué)院，150001 哈爾濱;2.哈爾濱工業(yè)大學(xué) 航天學(xué)院，150080 哈爾濱）

針對(duì)現(xiàn)代小衛(wèi)星在姿態(tài)控制系統(tǒng)中對(duì)運(yùn)算速度、控制精度等方面提出的更高要求，分析了利用FPGA來(lái)實(shí)現(xiàn)衛(wèi)星姿態(tài)PD控制器的可行性，提出用輸入使能端及輸出標(biāo)志符號(hào)對(duì)內(nèi)部各計(jì)算模塊進(jìn)行控制以解決數(shù)據(jù)同步問(wèn)題.利用硬件描述語(yǔ)言進(jìn)行了各模塊功能的實(shí)現(xiàn)，并最終例化為PD控制器IP核.結(jié)果表明該設(shè)計(jì)只需34個(gè)時(shí)鐘脈沖即可完成姿態(tài)控制力矩的計(jì)算，控制精度達(dá)到10－5量級(jí)，速度及精度滿足現(xiàn)代小衛(wèi)星對(duì)控制系統(tǒng)的要求.

衛(wèi)星姿態(tài)控制;FPGA;IP核;PD控制律

衛(wèi)星姿態(tài)控制系統(tǒng)是在軌衛(wèi)星保持特定姿態(tài)完成特定功能的重要保障，因此對(duì)衛(wèi)星姿態(tài)控制器輸出力矩的計(jì)算速度及精度有著較高的要求.

然而小衛(wèi)星在軌運(yùn)行時(shí)，需要處理的數(shù)據(jù)多、任務(wù)復(fù)雜，加之中斷頻繁發(fā)生，使得單靠傳統(tǒng)處理器對(duì)姿態(tài)進(jìn)行控制時(shí)，控制周期受到較大限制，性能難以大幅度提高.現(xiàn)代小衛(wèi)星體積小、重量輕、功耗低［1］，如何在有限的資源及重量等方面的要求下設(shè)計(jì)出結(jié)構(gòu)簡(jiǎn)單、計(jì)算速度快及可靠性高的姿態(tài)控制系統(tǒng)成為難點(diǎn)問(wèn)題.利用FPGA可重構(gòu)的特點(diǎn)及并行運(yùn)算的優(yōu)勢(shì)解決航天問(wèn)題成為研究的熱點(diǎn)［2－4］.目前，國(guó)內(nèi)外已有多顆衛(wèi)星成功將FPGA用于航天領(lǐng)域，包括澳大利亞2002年12月發(fā)射的FedSat-1衛(wèi)星以及Stuttgart大學(xué)實(shí)施的一項(xiàng)叫做Stuttgart Small Satellite Program的小衛(wèi)星計(jì)劃中的第一顆小衛(wèi)星Flying Laptop，這項(xiàng)計(jì)劃主要是對(duì)未來(lái)小衛(wèi)星的新技術(shù)驗(yàn)證.基于FPGA的星載計(jì)算機(jī)便是其中的一項(xiàng)創(chuàng)新技術(shù)［5］.將FPGA應(yīng)用于衛(wèi)星姿態(tài)控制系統(tǒng)也得到了國(guó)內(nèi)外航天領(lǐng)域的重視，相關(guān)工作已展開(kāi).文獻(xiàn)［6－7］都對(duì)該問(wèn)題進(jìn)行了探討，并取得了一定成果，但是兩者接口選取的數(shù)據(jù)形式為定點(diǎn)數(shù)，與外部系統(tǒng)不宜轉(zhuǎn)換，并且在計(jì)算精度方面不能滿足要求，計(jì)算速度較慢.

為了更好的解決上述問(wèn)題，本文所設(shè)計(jì)的小衛(wèi)星PD姿態(tài)控制器IP核采用輸入使能信號(hào)與輸出標(biāo)志符號(hào)進(jìn)行內(nèi)部計(jì)算控制，解決了數(shù)據(jù)不同步問(wèn)題，避免了模塊間數(shù)據(jù)延遲造成的處理速度的降低，可以快速計(jì)算出輸出力矩，滿足速度及精度要求.該IP直接采用32浮點(diǎn)數(shù)數(shù)據(jù)形式進(jìn)行計(jì)算，精度高，同時(shí)外部計(jì)算機(jī)系統(tǒng)的單精度或雙精度轉(zhuǎn)換為浮點(diǎn)數(shù)較為容易.

1 姿態(tài)控制器的設(shè)計(jì)

目前，衛(wèi)星上實(shí)際應(yīng)用的姿態(tài)控制技術(shù)主要為PID或改進(jìn)PID控制，此外最優(yōu)控制方法、變結(jié)構(gòu)控制方法、魯棒控制方法、自適應(yīng)控制方法、智能控制等先進(jìn)控制方法等也逐漸被應(yīng)用［8－9］.PID控制中微分信號(hào)的引入可提高系統(tǒng)的通頻帶，加速系統(tǒng)的響應(yīng)速度，加速消除誤差，積分信號(hào)可以提高穩(wěn)定精度，但會(huì)出現(xiàn)積分飽和現(xiàn)象，影響控制效果;變結(jié)構(gòu)控制適合非線性系統(tǒng)控制，可靠性強(qiáng)，但是易抖動(dòng)，影響姿態(tài)控制的精度;魯棒控制適用于將穩(wěn)定性和可靠性作為首選的系統(tǒng)，但由于一般不工作在最優(yōu)狀態(tài)，因此穩(wěn)態(tài)精度差;全系數(shù)自適應(yīng)控制方法以其控制品質(zhì)好、適應(yīng)性強(qiáng)和魯棒性強(qiáng)等優(yōu)點(diǎn)，已在實(shí)際工業(yè)控制中取得了成功的應(yīng)用，但采用FPGA實(shí)現(xiàn)控制方法較為復(fù)雜;智能控制從提出以來(lái)已解決了一些傳統(tǒng)控制技術(shù)難以解決的問(wèn)題，而且大大提高了控制性能，受到了人們的極大關(guān)注，但缺乏經(jīng)典控制和現(xiàn)代控制理論那些嚴(yán)格的理論體系和設(shè)計(jì)方法.PD控制定律形式簡(jiǎn)潔，適合硬件編程實(shí)現(xiàn)快速控制，穩(wěn)定精度高，因此本文涉及的衛(wèi)星姿態(tài)控制器主要是對(duì)常用的PD控制律利用VHDL進(jìn)行設(shè)計(jì).主要包括PD控制律的數(shù)學(xué)模型及接口設(shè)計(jì)，模塊劃分及設(shè)計(jì).

1.1 PD控制律數(shù)學(xué)模型及接口設(shè)計(jì)

采用歐拉角反饋的PD控制律可以表示如式(1)所示:

其中:kp、kd為比例常數(shù);φc、θc、ψc為3 個(gè)控制通道的標(biāo)準(zhǔn)角度;φ、θ、ψ 為3個(gè)通道的實(shí)時(shí)角度;ωx、ωy、ωz為3 個(gè)通道的實(shí)時(shí)角速度，Tcx、Tcy、Tcz為 3個(gè)輸出力矩.

由上式可見(jiàn)PD控制律完成的是1個(gè)計(jì)算功能，因此需要綜合考慮計(jì)算速度、精度及數(shù)據(jù)轉(zhuǎn)換難易選取合理的數(shù)據(jù)形式.IEEE標(biāo)準(zhǔn)754有基本的單精度格式浮點(diǎn)數(shù)［10］，但是由于規(guī)格化尾數(shù)在小數(shù)點(diǎn)前有隱藏的1，進(jìn)行計(jì)算需要先將其移出，計(jì)算麻煩且浪費(fèi)資源，同時(shí)單精度格式階碼表數(shù)在1～254(偏移127)，在進(jìn)行階碼計(jì)算操作時(shí)需要考慮偏移，增加運(yùn)算所需時(shí)鐘周期數(shù)，因此在基本單精度格式上自定義一種32位浮點(diǎn)數(shù)，該浮點(diǎn)數(shù)表示精度高、計(jì)算過(guò)程明確，并且進(jìn)行單精度或雙精度浮點(diǎn)數(shù)與32位浮點(diǎn)數(shù)轉(zhuǎn)換非常容易，因此設(shè)計(jì)中數(shù)據(jù)均表示為32位浮點(diǎn)數(shù).

32位浮點(diǎn)數(shù)的基本格式如圖1所示.

圖1 32位點(diǎn)數(shù)的基本格式

圖中S表示符號(hào)位，0代表正數(shù)，1代表負(fù)數(shù);E［30∶23］代表階碼，為指數(shù)項(xiàng);F［22∶0］代表尾碼.

階碼采用移碼表示，尾碼采用無(wú)符號(hào)二進(jìn)制數(shù)原碼表示.

數(shù)字‘0'的意思是只要尾碼 F［22∶0］全為 0，則表示該浮點(diǎn)數(shù)大小為‘0'.其表示的實(shí)際數(shù)值為

32位浮點(diǎn)數(shù)在作加、減法運(yùn)算時(shí)，小數(shù)點(diǎn)必須是對(duì)齊的，所以階碼不相等的兩個(gè)浮點(diǎn)數(shù)不能直接進(jìn)行加、減運(yùn)算.浮點(diǎn)數(shù)加減運(yùn)算的步驟如下:

1)對(duì)階.通過(guò)比較階碼大小選擇較大者作為結(jié)果階碼，同時(shí)通過(guò)兩者差值移動(dòng)階碼較小數(shù)的尾碼，使兩個(gè)操作數(shù)小數(shù)點(diǎn)對(duì)齊.

2)尾碼求和.將對(duì)階后的兩個(gè)尾數(shù)按照定點(diǎn)數(shù)的運(yùn)算規(guī)則求和、差.

3)規(guī)格化.保證尾碼的第1個(gè)有效數(shù)字是1.

4)舍入.精度要求較高時(shí)考慮.

5)溢出判斷.主要表現(xiàn)為階碼的溢出，由于階碼最大為127，此時(shí)表示的十進(jìn)制數(shù)字很大，因此可以不考慮溢出.

兩個(gè)浮點(diǎn)數(shù)相乘，其乘積的階碼是兩個(gè)數(shù)的階碼之和，尾碼是兩個(gè)操作數(shù)尾碼之積.所以浮點(diǎn)數(shù)的乘法運(yùn)算也要經(jīng)過(guò)如下5個(gè)步驟:

1)階碼相加.求出結(jié)果的階碼.

2)尾碼相乘.求出結(jié)果的尾碼.

3)規(guī)格化.由于尾碼相乘結(jié)果尾數(shù)較多，需要通過(guò)規(guī)格化選擇23位作為結(jié)果的尾碼，同時(shí)移動(dòng)階碼.

4)舍入.精度要求較高時(shí)考慮.

5)溢出判斷.主要表現(xiàn)為階碼的溢出，由于階碼最大為127，此時(shí)表示的十進(jìn)制數(shù)字很大，因此可以不考慮溢出.

1.2 PD控制律的計(jì)算流程及控制設(shè)計(jì)

由于控制定律在3個(gè)方向具有相同的數(shù)學(xué)形式，因此在FPGA層次化設(shè)計(jì)中可以只設(shè)計(jì)其中1個(gè)方向，通過(guò)頂層模塊的三次并行調(diào)用完成3個(gè)方向的控制功能.

由控制定律的形式可見(jiàn)，整個(gè)運(yùn)算過(guò)程中涉及到兩次加減法運(yùn)算和兩次乘法運(yùn)算，因此中間模塊包括加法器模塊及乘法器模塊，如圖2所示.利用元件例化語(yǔ)句通過(guò)頂層模塊按順序依次調(diào)用加法模塊和乘法模塊可以完成輸出力矩的計(jì)算［11］.由于選取的數(shù)據(jù)形式為32位浮點(diǎn)數(shù)，而浮點(diǎn)數(shù)的加法及乘法是按照特定的步驟完成的，因此最底層模塊可以按照加、乘法的運(yùn)算步驟共劃分7個(gè)模塊.層次劃分、模塊劃分及各模塊完成功能如圖2所示.

圖2 層次劃分、模塊劃分及各模塊完成功能

由圖2可知通過(guò)輸入端口輸入數(shù)據(jù)會(huì)傳遞給中間加法器及乘法器模塊，中間加法器及乘法器模塊會(huì)分別將該數(shù)據(jù)按照流程圖2、3順序或并行的傳遞給底層模塊進(jìn)行各步驟的計(jì)算，底層模塊會(huì)將最終的輸出結(jié)果返回給頂層模塊，并最終輸出.整個(gè)計(jì)算過(guò)程中各個(gè)模塊設(shè)置3個(gè)輸入使能信號(hào)及1個(gè)輸出控制信號(hào)，其中1個(gè)輸入使能端接全局復(fù)位信號(hào)，另外兩個(gè)接前面模塊的輸出控制信號(hào)(當(dāng)前面只有1個(gè)模塊時(shí)，兩個(gè)使能端均接該模塊)，上一個(gè)(多個(gè))模塊或頂層的模塊的輸出控制信號(hào)接下一個(gè)(多個(gè))模塊或底層模塊的使能端，當(dāng)各模塊完成功能后將輸出控制信號(hào)置高電平(及下一模塊使能端置高電平)，當(dāng)所有使能端都為高電平時(shí)，模塊才允許計(jì)算，這樣可以保證各模塊間的順序或并行運(yùn)算，解決了中間計(jì)算數(shù)據(jù)不同步的問(wèn)題.

1.3 仿真驗(yàn)證

根據(jù)上面定律的數(shù)學(xué)形式、選取的數(shù)據(jù)形式以及流程和模塊劃分利用VHDL進(jìn)行編程，所有底層模塊采用進(jìn)程并行語(yǔ)句時(shí)鐘觸發(fā)，首先判斷使能端是否為高電平以決定是否啟動(dòng)該模塊，其次判斷時(shí)鐘是否為高電平，為高電平時(shí)進(jìn)行本模塊計(jì)算，保證時(shí)序同步;各同級(jí)模塊之間通過(guò)端口映射級(jí)聯(lián);上下級(jí)模塊間通過(guò)元件例化進(jìn)行調(diào)用，各模塊編程設(shè)計(jì)所用時(shí)間如表1所示.

表1 底層模塊設(shè)計(jì)及所用時(shí)間

加法器各模塊順序運(yùn)算，所以完成一次加法需要4時(shí)鐘周期;由于乘法器的階碼加與尾碼乘并行運(yùn)算，所以這兩個(gè)模塊所用時(shí)間為24時(shí)鐘周期，因此完成一次乘法需要25時(shí)鐘周期;由圖2(a)知，在最后一次加法完成前，存在并行運(yùn)算，因此之前3次計(jì)算所用時(shí)間為一次加法及一次乘法所用時(shí)間即29時(shí)鐘周期，所以整個(gè)計(jì)算過(guò)程需要34時(shí)鐘周期.

仿真結(jié)果如圖3所示(時(shí)鐘周期1 μs).由仿真結(jié)果可以看出，在第34個(gè)時(shí)鐘周期到來(lái)時(shí)完成整個(gè)計(jì)算得出輸出力矩.滿足衛(wèi)星姿態(tài)快速控制要求.

綜合后得到RTL圖如圖4所示:RTL圖表明各模塊間運(yùn)算關(guān)系、頂層與底層模塊的接口連接符合設(shè)計(jì)的要求，形成了模塊化的PD控制器.

圖3 PD控制律仿真結(jié)果

圖4 綜合所得模塊級(jí)聯(lián)RTL視圖

2 仿真驗(yàn)證及結(jié)果分析

由仿真圖2可知完成計(jì)算共需34個(gè)時(shí)鐘周期，計(jì)算速度快，滿足衛(wèi)星姿態(tài)控制器對(duì)時(shí)間的要求，但是手動(dòng)輸入角度及角速度效率低，并且不能輸入連續(xù)的角度及角速度，導(dǎo)致無(wú)法全面的對(duì)該IP核計(jì)算準(zhǔn)確度進(jìn)行驗(yàn)證，另外需要考慮實(shí)時(shí)性問(wèn)題.因此需要進(jìn)行聯(lián)合仿真和實(shí)時(shí)仿真對(duì)所設(shè)計(jì)IP核的穩(wěn)定精度及實(shí)時(shí)計(jì)算速度進(jìn)行驗(yàn)證.

2.1 聯(lián)合仿真系統(tǒng)模型

利用Matlab的M文件編寫(xiě)的S-function和Simulink模塊建立微小衛(wèi)星姿態(tài)控制仿真系統(tǒng)，其總體框架如圖5所示.該仿真系統(tǒng)主要包括衛(wèi)星運(yùn)動(dòng)學(xué)模塊，衛(wèi)星動(dòng)力學(xué)模塊，PD控制定律模塊.其中PD控制模塊內(nèi)部包括輸入輸出轉(zhuǎn)換模塊.PD控制定律模塊鏈接到Modelsim中具體的HDL實(shí)體.

將Matlab與Modelsim連接時(shí)，Matlab作為服務(wù)器，而Modelsim作為客戶端，Matlab對(duì)Modelsim仿真器發(fā)出的服務(wù)請(qǐng)求做出響應(yīng)，建立通信連接，并調(diào)用1個(gè)具體的封裝函數(shù)對(duì)在Modelsim下仿真的HDL模型進(jìn)行數(shù)值計(jì)算和驗(yàn)證分析［12］.

圖5 聯(lián)合仿真模型

由于外部模型數(shù)據(jù)均采用IEEE標(biāo)準(zhǔn)754中基本雙精度浮點(diǎn)數(shù)，因此需要進(jìn)行數(shù)制轉(zhuǎn)換.首先需要將基本雙精度與基本單精度浮點(diǎn)數(shù)進(jìn)行轉(zhuǎn)換，利用強(qiáng)制轉(zhuǎn)換函數(shù)將基本雙精度浮點(diǎn)數(shù)與基本單精度浮點(diǎn)數(shù)轉(zhuǎn)換.再利用C語(yǔ)言編寫(xiě)轉(zhuǎn)換函數(shù)，將基本單精度浮點(diǎn)數(shù)與32位浮點(diǎn)數(shù)進(jìn)行轉(zhuǎn)換.轉(zhuǎn)換流程如圖6.

2.2 聯(lián)合仿真端口設(shè)置

聯(lián)合仿真模塊的參數(shù)對(duì)話框包括輸入輸出端口設(shè)置、時(shí)鐘周期及觸發(fā)方式設(shè)置、Simulink與Modelsim仿真時(shí)間的對(duì)應(yīng)關(guān)系、Simulink與Modelsim的連接方式，以及仿真前后執(zhí)行的TCL命令5個(gè)部分，其中連接方式采用 TCP/IP套接字(TCP/IP socket)方式，TCL命令可以不設(shè)置.本硬件姿控仿真模塊其他具體參數(shù)設(shè)置如表2～4所示.

圖6 輸入、輸出轉(zhuǎn)換流程

表2 聯(lián)合仿真輸入輸出端口設(shè)置

表3 聯(lián)合仿真時(shí)鐘設(shè)置

表4 聯(lián)合仿真時(shí)間對(duì)應(yīng)設(shè)置

2.3 聯(lián)合仿真結(jié)果及分析

建立如表5所示的實(shí)時(shí)仿真參數(shù)，仿真后所得結(jié)果如圖7所示.

表5 PD控制實(shí)時(shí)仿真參數(shù)

圖7 三個(gè)通道控制角度仿真

可見(jiàn)，3個(gè)方向的姿態(tài)角度都是從0°開(kāi)始，在經(jīng)過(guò)50次計(jì)算后使控制角度接近于0.3°，在經(jīng)過(guò)100次計(jì)算后使衛(wèi)星姿態(tài)角度達(dá)到基本等于0.3°，誤差如圖 8.

圖8 3個(gè)通道的誤差

由圖8可知達(dá)到穩(wěn)定后實(shí)時(shí)角度與控制標(biāo)準(zhǔn)角度的絕對(duì)誤差遠(yuǎn)低于10－5數(shù)量級(jí)，能夠滿足中高精度指向衛(wèi)星的姿控要求.說(shuō)明本文設(shè)計(jì)的姿控算法的FPGA實(shí)現(xiàn)可以在精度方面滿足衛(wèi)星對(duì)姿態(tài)控制的需要.

2.4 實(shí)時(shí)仿真驗(yàn)證

前面利用Matlab與Modelsim進(jìn)行了聯(lián)合仿真驗(yàn)證，得到較好的結(jié)果，但以上仿真均是非實(shí)時(shí)性的仿真，與實(shí)際系統(tǒng)的工作有一定的差別.建立基于PC/104和FPGA的實(shí)時(shí)系統(tǒng)仿真平臺(tái)，可以很好的檢驗(yàn)該設(shè)計(jì)的實(shí)用性.

利用CAN總線將xPC實(shí)時(shí)仿真機(jī)和基于FPGA的嵌入式處理器連接起來(lái).并將PC機(jī)接入CAN總線，用于監(jiān)視CAN總線上的數(shù)據(jù).在PC機(jī)上利用Matlab/Simulink將衛(wèi)星姿態(tài)動(dòng)力學(xué)、姿態(tài)運(yùn)動(dòng)學(xué)模型轉(zhuǎn)換成RTW代碼，下載到實(shí)時(shí)仿真機(jī)中;同時(shí)在PC機(jī)上利用Xilinx FPGA EDK軟件，將PD算法IP核添加到MicroBlaze嵌入式處理器中，生成姿態(tài)控制器，下載到 FPGA開(kāi)發(fā)板中，進(jìn)行實(shí)時(shí)仿真驗(yàn)證.利用CAN總線向處理器發(fā)送姿態(tài)參數(shù)，處理器調(diào)用 PD控制器進(jìn)行100 000次計(jì)算，之后將結(jié)果返回給CAN總線，通過(guò)時(shí)間差可以求得實(shí)時(shí)計(jì)算所需時(shí)間，計(jì)算時(shí)間測(cè)試結(jié)果如表6所示.

表6 實(shí)時(shí)仿真計(jì)算時(shí)間

通過(guò)基于PC/104和FPGA之間的實(shí)時(shí)系統(tǒng)仿真可以看出實(shí)時(shí)仿真計(jì)算時(shí)間較短，說(shuō)明使用FPGA進(jìn)行計(jì)算速度較快.說(shuō)明本文設(shè)計(jì)的姿控算法的FPGA實(shí)現(xiàn)可以提高計(jì)算速度以滿足衛(wèi)星對(duì)姿態(tài)控制的需要.

3 結(jié)論

衛(wèi)星姿態(tài)控制器快速精確的進(jìn)行輸出力矩計(jì)算是姿態(tài)控制的關(guān)鍵，而利用FPGA并行運(yùn)算的特點(diǎn)來(lái)實(shí)現(xiàn)衛(wèi)星姿態(tài)控制定律，通過(guò)設(shè)計(jì)輸入使能信號(hào)及輸出標(biāo)志符號(hào)解決數(shù)據(jù)同步問(wèn)題，能夠大大縮短運(yùn)算時(shí)間，滿足了高精度觀測(cè)等姿態(tài)控制系統(tǒng)高響應(yīng)速度的要求，并且所選32位浮點(diǎn)數(shù)精度高，計(jì)算舍入誤差小，大大提高了輸出力矩的計(jì)算精度.此外采用模塊化實(shí)現(xiàn)的PD控制律IP方法可以重復(fù)利用，大大縮短了研發(fā)周期，減少了成本，有效地滿足了航天器對(duì)時(shí)間成本及質(zhì)量的要求.

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The FPGA implementation of IP core of PD attitude controller for small satellites

DING Yu-ye1，LAN Sheng-chang2，HUA Yi1，LI Meng-li2，PAN Rui1，XU Guo-dong1，2

(1 School of Electronic And Information Engineering，Harbin Institute of Technology，150001 Harbin，China;2.School of Aerospace，Harbin Institute of Technology，150080 Harbin，China)

In the sight of the higher requirement about operation speed and control accuracy in satellite attitude control system，this paper analyzed the feasibility of PD attitude controller by using FPGA，and proposed a method using the input enable and the output control symbol to dominate the internal calculation module to figure out the problem of data synchronization.The paper used hardware description language to achieve the function of each module，and finally instantiated the IP core of PD controller.The result shows that the design is able to accomplish the calculation of attitude control torque by only using 34 clock pulses and the accuracy of control can reach 10－5magnitude.The speed and accuracy meet the needs of the modern small satellite control system and lay the foundation for using FPGA implementation in small satellite attitude control system.

satellite attitude control;FPGA;core of IP;control law of PD

TP3332

A

0367－6234(2012)09－0040－06

2011－09－15.

國(guó)家自然科學(xué)基金資助項(xiàng)目(60904051);中國(guó)博士后科學(xué)基金資助項(xiàng)目(20090450126);微小型航天器技術(shù)國(guó)防重點(diǎn)實(shí)驗(yàn)室開(kāi)放基金資助項(xiàng)目(HIT.KLOF2009091).

丁玉葉(1988—)，男，博士研究生;

徐國(guó)棟(1961—)，男，教授，博士生導(dǎo)師.

丁玉葉，dyytianzhijiaozi@gmail.com.

(編輯 張 宏)