基于IEEE 802.11a的OFDM基帶處理器的FPGA設(shè)計與實(shí)現(xiàn)

梁赫西，聞 輝，鄭朝霞

(1.湖北師范學(xué)院教育信息與技術(shù)學(xué)院，湖北 黃石 435002;2.華中科技大學(xué)電子科學(xué)與技術(shù)系，湖北 武漢 430074)

隨著計算機(jī)網(wǎng)絡(luò)與無線通信技術(shù)的高速發(fā)展，寬帶無線接入系統(tǒng)將成為通信領(lǐng)域發(fā)展的熱點(diǎn)。OFDM技術(shù)已成為未來寬帶無線接入系統(tǒng)的基本實(shí)現(xiàn)技術(shù)之一，其抗多徑衰落、消除符號間干擾和高頻帶利用率的優(yōu)點(diǎn)被廣泛應(yīng)用于數(shù)字音頻廣播(DAB)、數(shù)字視頻廣播(DVB)和 IEEE 802.11 無線局域網(wǎng)(WLAN)等領(lǐng)域［1－2］。IEEE 802.11a標(biāo)準(zhǔn)將OFDM技術(shù)作為WLAN調(diào)制解調(diào)的核心技術(shù)，工作頻率在5 GHz頻段，提供6～54 Mbit/s的數(shù)據(jù)速率。本文介紹了IEEE 802.11a基帶發(fā)射端的系統(tǒng)構(gòu)架，重點(diǎn)分析了OFDM數(shù)字基帶發(fā)射端調(diào)制模塊的設(shè)計與硬件實(shí)現(xiàn)，經(jīng)仿真綜合測試，設(shè)計完全滿足系統(tǒng)要求。

1 IEEE 802.11a基帶發(fā)射端系統(tǒng)構(gòu)架

OFDM技術(shù)的核心思想是采用并行傳輸技術(shù)來降低各個子路上信號的傳輸速率，其將寬帶信道轉(zhuǎn)化為許多并行的正交子信道，從而大大降低符號速率，減少符號間的干擾，很好地對抗頻率選擇性衰落和窄帶干擾。IEEE 802.11a協(xié)議中建議采用64個子載波的OFDM技術(shù)，其中48個數(shù)據(jù)子載波、4個導(dǎo)頻子載波和12個保護(hù)子載波。OFDM數(shù)字基帶處理器發(fā)射端對MAC層發(fā)送過來的數(shù)據(jù)進(jìn)行編碼(主要包括擾碼、卷積碼、交織及映射，其結(jié)構(gòu)如圖1所示)，編碼后的數(shù)據(jù)進(jìn)行調(diào)制(主要包括了FFT/IFFT、加CP、加窗，其結(jié)構(gòu)如圖2所示)然后進(jìn)入射頻前端進(jìn)行發(fā)射。下文對發(fā)射端數(shù)據(jù)調(diào)制模塊進(jìn)行了重點(diǎn)分析及FPGA實(shí)現(xiàn)。

圖1 數(shù)字基帶發(fā)射端編碼模塊框圖

圖2 數(shù)字基帶發(fā)射端調(diào)制模塊框圖

2 OFDM數(shù)字基帶調(diào)制模塊設(shè)計

2.1 基4 IFFT子模塊設(shè)計

對IFFT算法有

式(2)表明對X［k］取共軛，就可以通過FFT模塊來實(shí)現(xiàn)IFFT數(shù)據(jù)處理，同時實(shí)現(xiàn)了接收端FFT模塊與發(fā)射端IFFT模塊的復(fù)用。

2.1.1 FFT/IFFT 處理器總體結(jié)構(gòu)

FFT/IFFT處理器整體框架如圖3所示，基4蝶形單元完成輸入的4路并行計算，F(xiàn)FT/IFFT處理器中存儲單元采用了雙乒乓結(jié)構(gòu)，較好地滿足了OFDM系統(tǒng)數(shù)據(jù)流高速連續(xù)處理的要求［3］。

圖3 FFT/IFFT處理器整體結(jié)構(gòu)

2.1.2 基4蝶形單元

基4蝶形單元的設(shè)計是整個處理器設(shè)計的關(guān)鍵，其處理速度直接決定了FFT/IFFT處理器的工作頻率。復(fù)數(shù)乘法在蝶形運(yùn)算中耗費(fèi)著較大的資源，通過對乘數(shù)進(jìn)行擴(kuò)展1位，在進(jìn)行1次復(fù)數(shù)乘法運(yùn)算時即可減少1次實(shí)數(shù)乘法運(yùn)算，其代價僅為增加3次實(shí)數(shù)加減法運(yùn)算。優(yōu)化后的蝶形運(yùn)算單元方案如圖4所示。本設(shè)計采用4級流水來減小關(guān)鍵路徑時延。蝶形單元的數(shù)據(jù)從RAM輸入需要1個時鐘周期;并行3個實(shí)數(shù)乘法需要1個時鐘周期;8次加減法運(yùn)算完成后續(xù)數(shù)據(jù)處理需要1個時鐘周期;數(shù)據(jù)由蝶形單元輸出到RAM需要1個時鐘周期，整個蝶形單元處理時間為4個周期。采用流水線結(jié)構(gòu)后，處理器的時鐘周期提升約1倍，達(dá)到了167 MHz。

圖4 蝶形單元結(jié)構(gòu)框圖

2.1.3 無沖突并行地址設(shè)計［4］

FFT/IFFT運(yùn)算中涉及大量的數(shù)據(jù)存儲，要保證計算的準(zhǔn)確性，就要保證對存儲器正確、快速、高效地讀寫，4路并行數(shù)據(jù)處理結(jié)構(gòu)需要保證每次讀取的1組數(shù)據(jù)分別存儲在不同的RAM中，否則在數(shù)據(jù)讀取時會產(chǎn)生地址沖突［5］。對64點(diǎn)基4－FFT數(shù)據(jù)存儲特點(diǎn)分析可知，三級迭代中每一級中并行讀取的4個操作數(shù)均不能同時存儲在同一塊RAM中，既節(jié)點(diǎn)間距為42，41和1的操作數(shù)總是同時被讀取，應(yīng)存入不同的RAM中，如圖5所示。

圖5 無沖突地址存儲

上述存儲方案保證了數(shù)據(jù)的4路并行讀取。在硬件實(shí)現(xiàn)上也較為簡單，以FFT第一級迭代運(yùn)算為例進(jìn)行說明，可以用4個計數(shù)器對64點(diǎn)數(shù)據(jù)分4段計數(shù)，其行列地址產(chǎn)生如圖6所示，行地址由計數(shù)器每兩位求和產(chǎn)生，列地址可由計數(shù)器的高4位給出;其后二級迭代讀寫地址產(chǎn)生與第一級迭代類似，這里不再贅述。

圖6 無沖突并行存儲二維地址產(chǎn)生

2.2 插入循環(huán)前綴模塊設(shè)計

為了消除由于多徑傳播引起的信道間干擾(ICI)，需要對OFDM符號的保護(hù)間隔進(jìn)行插入循環(huán)前綴(CP)處理，即將每個OFDM符號的后保護(hù)間隔長度時間內(nèi)的樣值復(fù)制到OFDM符號前面形成前綴，其原理如圖7所示。由于通信實(shí)時系統(tǒng)要實(shí)現(xiàn)對連續(xù)數(shù)據(jù)流及突發(fā)數(shù)據(jù)流的處理，這里采用了乒乓操作來保證數(shù)據(jù)的連續(xù)處理。

圖7 插入循環(huán)前綴原理

2.3 加窗子模塊的設(shè)計

加窗子模塊主要是將連續(xù)無限長的信息進(jìn)行分段處理，按照幀結(jié)構(gòu)，每80個數(shù)據(jù)為1個OFDM符號，將其分為1組。對輸出信號波形進(jìn)行整形，以減少高頻帶來的噪聲。其硬件實(shí)現(xiàn)如圖8所示。

圖8 加窗模塊

2.4 訓(xùn)練序列生成子模塊的設(shè)計

訓(xùn)練序列模塊主要由模80計數(shù)器、ROM、控制模塊組成，其硬件結(jié)構(gòu)如圖9所示。根據(jù)訓(xùn)練序列的規(guī)律和特點(diǎn)，這里首先把序列值存儲在ROM中，控制模塊接收到主狀態(tài)機(jī)的控制信號后，由計數(shù)器生成相應(yīng)的讀寫地址信號來實(shí)現(xiàn)訓(xùn)練序列的輸出。

圖9 訓(xùn)練序列模塊

3 FPGA實(shí)現(xiàn)及測試分析

文中的OFDM數(shù)字基帶發(fā)射端調(diào)制模塊設(shè)計采用Verilg硬件語言描述，在Mentor公司的Modelsim仿真平臺上進(jìn)行了RTL功能仿真及時序仿真，硬件上采用了Xilinx公司 Virtex－Ⅱxc22v1500芯片進(jìn)行驗(yàn)證，在 SMIC COMS 0.18 μm工藝下對設(shè)計的調(diào)制模塊進(jìn)行綜合仿真。

調(diào)制模塊核心單元IFFT的仿真如圖10所示。調(diào)制模塊核心單元FFT的運(yùn)算結(jié)果與MATLAB運(yùn)算結(jié)果對比如圖11所示。系統(tǒng)硬件調(diào)試結(jié)果與MATLAB仿真結(jié)果進(jìn)行對比，其結(jié)果顯示正確。調(diào)制模塊經(jīng)綜合后功耗及資源占用情況如表1所示，系統(tǒng)運(yùn)行時鐘頻率最高可達(dá)100 MHz，完成64點(diǎn)16位符號數(shù)復(fù)數(shù)IFFT運(yùn)算只需要50個時鐘周期，調(diào)制單元核心面積為0.98 mm2，設(shè)計完全滿足了OFDM系統(tǒng)高速實(shí)時的要求。

表1 調(diào)制模塊面積及功耗

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