寬帶DRFM雷達(dá)干擾機(jī)信號(hào)處理模塊設(shè)計(jì)

楊 春

(中國(guó)西南電子技術(shù)研究所,成都 610036)

寬帶DRFM雷達(dá)干擾機(jī)信號(hào)處理模塊設(shè)計(jì)

楊 春

(中國(guó)西南電子技術(shù)研究所,成都 610036)

給出了寬帶數(shù)字射頻存儲(chǔ)器(DRFM)雷達(dá)干擾機(jī)信號(hào)處理模塊組成框圖以及信號(hào)處理流程,描述了模塊實(shí)現(xiàn)的關(guān)鍵技術(shù),特別是在FPGA中實(shí)現(xiàn)高速信號(hào)并行處理的方法。該信號(hào)處理模塊可以提供1 GHz瞬時(shí)處理帶寬,存儲(chǔ)深度達(dá)到2 048 μ s,可實(shí)現(xiàn)對(duì)新體制寬帶雷達(dá)有效干擾,具有廣闊的應(yīng)用前景。

雷達(dá)干擾機(jī);數(shù)字射頻存儲(chǔ)器;信號(hào)處理;高速傳輸;并行處理

1 引 言

DRFM經(jīng)過(guò)30多年的發(fā)展,在采樣頻率、分辨率、存儲(chǔ)容量、功耗等方面都有了顯著提高。例如,英國(guó)EW-ST公司的Chameleon 2 Radar Target and Simulator瞬時(shí)帶寬達(dá)到400MHz,最大存儲(chǔ)時(shí)間為500 μ s;美國(guó)KOR電子公司的Kor-1027瞬時(shí)帶寬為800 MHz,分辨率為8 bit,存儲(chǔ)長(zhǎng)度340 μ s;Whittaker公司的MIP-810瞬時(shí)帶寬為110MHz,分辨率為8 bit,存儲(chǔ)長(zhǎng)度達(dá)到1 048 μ s[1]。但近年來(lái) ,瞬時(shí)帶寬400 MHz以上寬帶雷達(dá)的出現(xiàn),已有DRFM產(chǎn)品已經(jīng)不能滿足當(dāng)前大時(shí)、頻寬信號(hào)的數(shù)據(jù)采集和波形產(chǎn)生要求,因此研制小體積、瞬時(shí)處理帶寬達(dá)到1 GHz以上的彈、機(jī)載干擾機(jī),滿足未來(lái)電子戰(zhàn)要求變得十分迫切,而高速寬帶DRFM信號(hào)處理模塊是DRFM干擾機(jī)的核心組成部分,研究高速寬帶DRFM信號(hào)處理模塊變得非常必要[2]。

2 寬帶DRFM信號(hào)處理設(shè)計(jì)

2.1 信號(hào)處理平臺(tái)組成

該平臺(tái)主要由主處理板、A/D板、D/A板三大部分組成,如圖1所示。其中主處理板主要由FPGA、DSP、RS422接口控制器、DDRII SDRAM 存儲(chǔ)器等組成,由DSP實(shí)現(xiàn)對(duì)被干擾雷達(dá)工作方式識(shí)別,FPGA完成干擾信號(hào)產(chǎn)生,SDRAM存儲(chǔ)接收到的雷達(dá)信號(hào)。該板主要完成對(duì)接收到的雷達(dá)信號(hào)存儲(chǔ),并以該信號(hào)為模板生成距離拖引、速度拖引、多假目標(biāo)等類型干擾信號(hào)。A/D板完成對(duì)正交解調(diào)后I/Q兩通道500 MHz寬帶雷達(dá)信號(hào)放大及高速數(shù)據(jù)采集(該干擾機(jī)為全相參工作方式,為了保留接收雷達(dá)信號(hào)相位信息,因此采用正交解調(diào)得到I/Q兩路正交基帶信號(hào),保證信號(hào)處理后產(chǎn)生與雷達(dá)相參干擾信號(hào),同時(shí)該方式還可避免頻譜折疊效應(yīng)產(chǎn)生信噪比損失)。根據(jù)奈奎斯特第一采樣定律,為保證信號(hào)能無(wú)失真還原,采樣速率必須是信號(hào)帶寬2倍,因此ADC必須以1GHz速率對(duì)每個(gè)通道進(jìn)行高速采樣。為了降低后端信號(hào)處理壓力,ADC按照1∶2模式向FPGA輸出2路500MHz速率數(shù)字信號(hào)。DA板主要完成調(diào)制后寬帶數(shù)字干擾信號(hào)數(shù)模轉(zhuǎn)換。

圖1 硬件平臺(tái)框圖Fig.1Hardware block diagram

2.2 信號(hào)處理工作流程

信號(hào)處理開(kāi)機(jī)后首先通過(guò)RS422接口芯片接收控制主機(jī)傳來(lái)的當(dāng)前系統(tǒng)飛行狀態(tài)、控制指令等信號(hào),并將其存入DSP。同時(shí)干擾機(jī)信號(hào)處理系統(tǒng)工作于偵收狀態(tài),由高速A/D板采集前端寬帶模擬信號(hào),由DSP對(duì)采集后信號(hào)做多點(diǎn)疊加,當(dāng)疊加后數(shù)值超過(guò)某門(mén)限值時(shí),判為有雷達(dá)信號(hào)進(jìn)入,然后DSP對(duì)該信號(hào)進(jìn)行解算,判斷其是否為線性調(diào)制信號(hào),以及是否存在頻率捷變等。隨后,DSP根據(jù)存儲(chǔ)飛行狀態(tài)、起始距離以及對(duì)被干擾雷達(dá)工作狀態(tài)的解算結(jié)果等信息,自動(dòng)產(chǎn)生對(duì)FPGA控制信號(hào),控制FPGA產(chǎn)生干擾信號(hào)輸出延時(shí)和輸出功率并對(duì)信號(hào)疊加多普勒頻移,然后對(duì)存儲(chǔ)數(shù)據(jù)段做整體放大、延遲、疊加后動(dòng)態(tài)調(diào)節(jié)輸出到高速DA,轉(zhuǎn)換成寬帶模擬信號(hào)送往前端收發(fā)組件和功放,由收發(fā)組件和功放將信號(hào)放大后,通過(guò)天線發(fā)射干擾信號(hào)。如果疊加信號(hào)未超過(guò)門(mén)限,則繼續(xù)靜默偵收雷達(dá)信號(hào)。其工作流程如圖2所示。

圖2 信號(hào)處理工作流程Fig.2 Signal processing workflow

3 寬帶DRFM信號(hào)處理關(guān)鍵技術(shù)

當(dāng)前,大多數(shù)脈沖多普勒雷達(dá)都對(duì)接收到回波信號(hào)進(jìn)行脈沖壓縮和相參積累,因此,干擾機(jī)發(fā)出信號(hào)必須與雷達(dá)發(fā)射信號(hào)相參,否則雷達(dá)做相干處理時(shí)會(huì)因?yàn)楦蓴_信號(hào)與雷達(dá)發(fā)射信號(hào)不相參,導(dǎo)致干擾信號(hào)在雷達(dá)脈沖壓縮后不能達(dá)到雷達(dá)目標(biāo)判定門(mén)限,干擾信號(hào)被當(dāng)作噪聲處理掉,進(jìn)而不能對(duì)雷達(dá)形成有效干擾。要產(chǎn)生與雷達(dá)相參干擾信號(hào),首先必須采用正交解調(diào)方式以保留雷達(dá)發(fā)射信號(hào)幅度和相位信息,同時(shí)在信號(hào)處理過(guò)程中盡量保持I/Q兩通道的幅度和相位一致性,做到最終信號(hào)處理后輸出干擾信號(hào)與雷達(dá)信號(hào)相參[3]。該干擾機(jī)信號(hào)處理速率高,現(xiàn)有高速DSP與FPGA串行信號(hào)處理方式都已無(wú)法滿足信號(hào)處理速度要求,因此提出了一種在FPGA內(nèi)部實(shí)現(xiàn)并行信號(hào)處理方法,以滿足高速信號(hào)處理要求。

3.1 幅度和相位一致性

在寬帶DRFM信號(hào)處理中,由于ADC模數(shù)轉(zhuǎn)換和DAC數(shù)模變換均采用1GHz高采樣率和IQ正交雙通道,因此采樣速率高、通道數(shù)量多,很容易因通道間時(shí)序誤差造成數(shù)據(jù)錯(cuò)位,進(jìn)而導(dǎo)致輸出干擾信號(hào)I、Q路幅度相位不一致,使干擾信號(hào)被雷達(dá)脈沖壓縮后不能進(jìn)行有效能量積累,導(dǎo)致無(wú)法對(duì)雷達(dá)形成有效干擾。因此要保證干擾信號(hào)的有效性,就必須保證I、Q路信號(hào)在信號(hào)處理的過(guò)程中幅度和相位高度一致。因此,建議采用以下措施保證信號(hào)處理的幅度和相位一致性。

3.1.1 寬帶運(yùn)算放大器進(jìn)行信號(hào)放大

為了降低在寬帶情況下不同頻率信號(hào)的畸變,并減少I(mǎi)、Q兩路模擬信號(hào)間幅度差,輸入AD前的模擬信號(hào)放大采用寬帶運(yùn)算放大器。寬帶運(yùn)算放大器相對(duì)于射頻耦合變壓器,不同頻率間信號(hào)幅度一致性更好,不同通道間延遲也更加穩(wěn)定一致。

3.1.2 保證各通道走線長(zhǎng)度盡量一致

ADC單通道按照1∶2降速率輸出,因此AD板要向FPGA輸出4組8 bit 500MHz雙通道高速數(shù)字信號(hào)。如不采取走線等長(zhǎng)控制,數(shù)字信號(hào)間的相位差,以及數(shù)字信號(hào)和時(shí)鐘信號(hào)相位差,很容易導(dǎo)致FPGA鎖存數(shù)據(jù)時(shí)發(fā)生錯(cuò)位,導(dǎo)致輸出I/Q兩路干擾信號(hào)相位不一致。

綜上所述，頭頸部神經(jīng)內(nèi)分泌癌患者PI3K、Glut-1、p-Akt及HIF-1α表現(xiàn)為高表達(dá)，其生存情況和發(fā)生遠(yuǎn)處轉(zhuǎn)移有聯(lián)系。

同樣,DA板也存在相同問(wèn)題,DAC變換器數(shù)字輸入端各路數(shù)字信號(hào)與轉(zhuǎn)換時(shí)鐘信號(hào)走線長(zhǎng)度也必須盡量一致,最后還要將各通道DA輸出端到DA板輸出接口布線長(zhǎng)度盡量相同,以減小傳輸引起相位差。

3.1.3 高穩(wěn)定時(shí)鐘信號(hào)

由于該系統(tǒng)1 GHz的采樣轉(zhuǎn)換率,因此其通道間采樣時(shí)鐘抖動(dòng)要求小于10 ps。為了整個(gè)信號(hào)處理的全相參,信號(hào)處理的主時(shí)鐘和AD、DA轉(zhuǎn)換時(shí)鐘全部采用射頻前端提供的基準(zhǔn)時(shí)鐘通過(guò)模擬鎖相環(huán)和高速時(shí)鐘分配器共同提供高穩(wěn)定時(shí)鐘,確保各路時(shí)鐘相位和波形最小畸變,以保證系統(tǒng)全相參處理。

3.2 FPGA快速并行處理技術(shù)

為保證系統(tǒng)最小反應(yīng)時(shí)間,要求從AD接收到信號(hào)到DA轉(zhuǎn)發(fā)出相應(yīng)信號(hào)時(shí)延最小。而采用流水線方式進(jìn)行信號(hào)處理是FPGA長(zhǎng)處,但由于輸入FPGA的信號(hào)速率為500MHz的4路8 bit信號(hào),輸出給DA的信號(hào)為500MHz的4路DDR 8 bit信號(hào),而當(dāng)前FPGA的全局時(shí)鐘最高為300 MHz,如何在滿足響應(yīng)時(shí)間前提下處理多路高速信號(hào)是一個(gè)嚴(yán)峻的課題[4]。

FPGA內(nèi)部由多個(gè)bank組成,并且每個(gè)bank都有若干對(duì)區(qū)域時(shí)鐘,其最高工作頻率可達(dá)550 MHz,但只能驅(qū)動(dòng)該bank所在管腳。FPGA內(nèi)部每個(gè)bank上都有ISERDES和OSERDES硬件資源,ISERDES用于完成高速信號(hào)的串并轉(zhuǎn)換實(shí)現(xiàn)對(duì)高速信號(hào)的降速,OSERDES用于實(shí)現(xiàn)將低速信號(hào)并串轉(zhuǎn)換合成為高速信號(hào),利用FPGA的該特性,可以完成信號(hào)的分頻與合并。

基于以上特性,為了實(shí)現(xiàn)FPGA的快速并行處理,考慮采用以下解決方案:將AD板送來(lái)的I路或Q路兩路信號(hào)分別集中于FPGA的某bank上,并以500MHz時(shí)鐘作為該bank區(qū)域時(shí)鐘;在區(qū)域時(shí)鐘的驅(qū)動(dòng)下,利用ISERDES將輸入的各路500 MHz信號(hào)分頻為5路100 MHz信號(hào);分頻后信號(hào)在FPGA內(nèi)完成相應(yīng)信號(hào)處理后,通過(guò)OSERDES合并為500MHz DDR信號(hào),用源自D/A的500 MHz時(shí)鐘同步后輸出到D/A。

這樣,既保證了FPGA內(nèi)部對(duì)各路信號(hào)的高速處理,也實(shí)現(xiàn)了對(duì)輸入信號(hào)的快速響應(yīng),使整個(gè)流程具有最小延遲。實(shí)現(xiàn)方案如圖3所示。

圖3 FPGA快速并行處理Fig.3 High-speed FPGA parallel processing

4 DRFM信號(hào)處理結(jié)構(gòu)

當(dāng)前DRFM干擾機(jī)有以下3種結(jié)構(gòu)方式,現(xiàn)就每種結(jié)構(gòu)方式進(jìn)行對(duì)比分析[5]。

4.1 單通道 DRFM

輸入射頻信號(hào)經(jīng)混頻器下變頻到中頻后,經(jīng)過(guò)A/D采樣,將數(shù)字信號(hào)保存在高速存儲(chǔ)器中。采用該結(jié)構(gòu)DFRM所需器件少,技術(shù)要求低,但瞬時(shí)帶寬較窄,現(xiàn)在大多已不采用該結(jié)構(gòu)。

4.2 正交雙通道DRFM

射頻信號(hào)被功分成兩路,通過(guò)混頻器下變頻到中頻信號(hào)產(chǎn)生同相分量(I路)和正交分量(Q路),兩路信號(hào)分別進(jìn)行濾波、存儲(chǔ)和重構(gòu),最后合成輸出,如圖4所示。采用該結(jié)構(gòu)可以獲得高瞬時(shí)帶寬,但缺點(diǎn)是如果I、Q通道間的增益與相位不平衡將導(dǎo)致輸出信號(hào)虛假信號(hào)較多[6]。該模式是當(dāng)前使用最多的結(jié)構(gòu)方式。

圖4 正交雙通道中頻采樣DRFM框圖Fig.4 Orthogonal dual-channel IF sampling DR FM diagram

4.3 信道化DRFM

采用信道化方式將輸入寬帶射頻信號(hào)通過(guò)多個(gè)混頻器將其下變頻為多路窄帶信號(hào)進(jìn)行處理,最后再上變頻后將其合成為寬帶干擾信號(hào)[7]。該方式可以獲得較高的信號(hào)瞬時(shí)處理帶寬,但要求每個(gè)信道高帶外抑制比,以及每個(gè)通道信號(hào)處理的幅度和相位高一致性。一旦無(wú)法滿足以上要求將導(dǎo)致信號(hào)混疊,并且干擾信號(hào)頻率精度以及與雷達(dá)信號(hào)相干性都將降低。

5 結(jié)束語(yǔ)

本文設(shè)計(jì)的寬帶DRFM干擾機(jī)信號(hào)處理模塊采用正交雙通道DRFM方式,可以實(shí)現(xiàn)1GHz的高瞬時(shí)帶寬和8 bit的分辨率,存儲(chǔ)深度可以達(dá)到2 048 μ s。而現(xiàn)常見(jiàn)報(bào)道的信道化DRFM設(shè)備,為達(dá)到對(duì)寬帶信號(hào)的實(shí)時(shí)處理,其信道數(shù)量較多(4個(gè)以上),設(shè)備復(fù)雜度高,各通道器件的差異很容易導(dǎo)致通道間幅度、相位差異較大,最終合成的干擾信號(hào)與雷達(dá)信號(hào)相比有嚴(yán)重畸變,導(dǎo)致無(wú)法有效干擾雷達(dá)。而該模塊可發(fā)射大時(shí)、頻寬信號(hào),可實(shí)現(xiàn)對(duì)各種新體制寬帶雷達(dá)有效偵察、干擾。同時(shí),該寬帶DRFM干擾機(jī)具有的高速信號(hào)偵察能力、干擾的多樣性和控制的靈活性,還可廣泛應(yīng)用于信號(hào)波形合成、威脅告警信號(hào)分選、電子情報(bào)信號(hào)分析等方面,有著廣闊的應(yīng)用前景。

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YANG Chun was born in Chengdu,SichuanProvince,in 1976.He received the M.S.degree from University of Electronic Science and Technology of China in 2006.He is now an engineer.His research concerns radar signal processing.

Email:yangchun@swiet.com.cn,yc-mail@126.com

Design of Signal Processor for Wideband DRFM Radar Jammer

YANG Chun
(Southwest China Institute of Electronic Technology,Chengdu 610036,China)

The composition block diagram and signal processing flowchart of the signal processor for wideband digital RF memory(DRFM)jammer are provided.The key technology of realizing the processor module is described with focus on solution to parallel high-speed signal processing in FPGA.This module can give 1 GHz processing bandwidth and 2 048 μ s memory depth.It can jam new system wideband radar effectively and has wide applications.

radar jammer;DRFM;signal processing;high-speed transmission;parallel processing

TN957;TN972

A

10.3969/j.issn.1001-893x.2012.06.017

1001-893X(2012)06-0918-04

2012-02-09;

2012-05-22

楊 春(1976—),男,四川成都人,2006年于電子科技大學(xué)獲碩士學(xué)位,現(xiàn)為工程師,主要研究方向?yàn)槔走_(dá)信號(hào)處理。