Altera最新IP內(nèi)核產(chǎn)品降低高性能40GbE／100GbE 設(shè)計復(fù)雜度

Altera推出40Gbps以太網(wǎng)（40GbE）和100Gbps以太網(wǎng)（100GbE）知識產(chǎn)權(quán)（IP）內(nèi)核產(chǎn)品。這些內(nèi)核能夠高效地構(gòu)建需要大吞吐量標準以太網(wǎng)連接的系統(tǒng)，包括芯片至光模塊、芯片至芯片以及背板應(yīng)用等。介質(zhì)訪問控制（MAC）和物理編碼子層以及物理介質(zhì)附加（PCS＋PMA）子層IP內(nèi)核符合IEEE 802.3ba－2010標準要求，降低用戶在Altera 28nm Stratix V FPGA和40nm Stratix IV FPGA中集成40GbE和100GbE連接的設(shè)計復(fù)雜度。

Altera支持40GbE／100GbE系統(tǒng)級吞吐量，提高FPGA設(shè)計人員的設(shè)計抽象級，同時提升設(shè)計團隊的效能。40GbE以及100GbE MAC和PHY IP內(nèi)核提供的接口包括一個基于數(shù)據(jù)包的通道，與前一代以太網(wǎng)系統(tǒng)在邏輯上兼容。數(shù)據(jù)速率高達28.05Gbps和14.1Gbps，并且具有收發(fā)器的Altera Stratix V GT和GX FPGA，以及數(shù)據(jù)速率達到11.3Gbps的Stratix IV GT FPGA都支持這些內(nèi)核。