基于FPGA的DDS波形信號發(fā)生器的設(shè)計

鄭黃婷，賴萬昌，毛 偉

（成都理工大學(xué) 核技術(shù)與自動化工程學(xué)院，四川 成都 610059）

隨著數(shù)字技術(shù)的飛速發(fā)展，使頻率合成技術(shù)也躍上了一個新的臺階。傳統(tǒng)的頻率合成器，通常從一排晶體振蕩器產(chǎn)生的各種頻率通過開關(guān)進(jìn)行頻率混合，或者采用鎖相（PLL）技術(shù)實現(xiàn)頻率合成。與傳統(tǒng)的頻率合成器相比，DDS（Direct Digital Synthesizer）直接數(shù)字頻率合成器具有低成本、低功耗、高分辨率和快速轉(zhuǎn)換時間等優(yōu)點，廣泛使用在電信與電子儀器領(lǐng)域[1]。

DDS是一種可以將固定頻率的時鐘合成任意波形的頻率合成器。其最基本的組成部分為：參考時鐘源、數(shù)控振蕩器與數(shù)模轉(zhuǎn)換器[2]。DDS工作原理結(jié)構(gòu)圖如圖1所示。參考時鐘為整個系統(tǒng)提供穩(wěn)定的時鐘基準(zhǔn)，且決定了DDS的頻率精度。NCO（Numerically controlled oscillator）數(shù)控振蕩器在時鐘的控制下輸出待生成波形的離散時間量化值。頻率控制器通過改變頻率字來改變波形周期。NCO生成的數(shù)字波形通過DAC后轉(zhuǎn)化為模擬波形輸出。最后將在數(shù)模轉(zhuǎn)換過程中因零階保持帶來的頻譜分量通過低通濾波器濾除，得到連續(xù)模擬波形。

NCO是DDS的核心部分，它是一個可以以離散值形式產(chǎn)生同步離散時間波形的數(shù)字信號發(fā)生器。相比其他振蕩器來說，它具有準(zhǔn)確度高、靈敏度高、穩(wěn)定性好和可靠性高等特點。NCO由兩部分組成：PA（phase accumulator）相位累加器與

1 DDS功能模塊實現(xiàn)

圖1 系統(tǒng)功能框圖Fig.1 Function structure diagram of DDS

PAC（phase-to-amplitude converter）相幅轉(zhuǎn)換器組成。PA在每個時鐘采樣點增加一定的頻率控制值輸出相位控制字。PAC使用PA輸出的相位控制字索引波形查找表，輸出對應(yīng)采樣點的幅度值。根據(jù)DDS的組成及工作原理，通過FPGA實現(xiàn)的DDS功能框圖如圖2所示。

其中K為頻率控制字、P為相位控制字、fc為時鐘頻率，N為相位累加器的字長。相位累加器在時鐘fc的控制下以步長K作累加，輸出N位二進(jìn)制碼與相位控制字相加后作為波形ROM的地址，對波形ROM進(jìn)行尋址，模式選擇模塊決定ROM輸出的波形幅度碼，波形幅度碼再通過D/A和低通濾波即輸出模擬的波形[3-4]。

相位累加器產(chǎn)生K點步長的相位增量。DDS方程為：Fout=K·fc/2N（0≤K≤2N-1），F(xiàn)out為輸出頻率，fc為時鐘頻率。 當(dāng) K=1時，DDS輸出最低頻率（也即為頻率分辨率）為：F0min=fc/2N，而DDS的最大輸出頻率由奈奎斯特采樣定理決定，即F0max=fc/2；在實際運用中，為了保證信號的輸出質(zhì)量，輸出頻率不要高于時鐘頻率的33%，以避免混疊或諧波落入有用輸出頻帶內(nèi)[5-6]。因此，只要N足夠大，DDS可得到很細(xì)的頻率間隔。要改變DDS的輸出頻率，只要改變頻率累加器產(chǎn)生的步長K即可。為了保證頻率分辨率足夠高，通常N的取值在24到64之間。

圖2 系統(tǒng)功能框圖Fig.2 Structure diagram of the system function

累加器由N位加法器與N位寄存器構(gòu)成fc。每來一個時鐘脈沖，加法器將頻率累加器產(chǎn)生的K點步長與相位偏移量數(shù)據(jù)相加，作為波形ROM的尋址地址。相位累加器在時鐘的作用下，進(jìn)行累加。當(dāng)相位累加器加滿量時，就會產(chǎn)生一次溢出，完成一個周期性的動作。改變相位控制字P可以控制輸出信號的相位參數(shù)。

以正弦波發(fā)生模塊為例。首先將正弦波形一個周期的一定采樣點的數(shù)據(jù)信息存于ROM表中，正弦查找表包含一個周期正弦波的數(shù)字幅度信息，每個地址對應(yīng)正弦波形中0～360°范圍的一個相位點。查找表把輸入的地址相位信息映射成正弦波幅度的數(shù)字量信號，驅(qū)動DAC，輸出模擬量。設(shè)相位累加器的位寬為N，時鐘頻率為fc，K是頻率控制字，那么相位寄存器每經(jīng)過2N/K個fc時鐘后回到初始狀態(tài)，相應(yīng)地正弦查詢表經(jīng)過一個循環(huán)回到初始位置，整個系統(tǒng)輸出一個正弦波。正弦波邏輯功能仿真圖如圖3所示。三角波、鋸齒波發(fā)生模塊原理和正弦波發(fā)生模塊發(fā)生原理類似[7－8]。

DDS產(chǎn)生占空比可調(diào)的方波的方法，一種是利用上述產(chǎn)生正弦波的原理，在ROM表中存入方波對應(yīng)占空比一個周期的方波采樣數(shù)據(jù)，再根據(jù)相位累加器與相位控制字共同產(chǎn)生的地址對ROM表進(jìn)行尋址，輸出相應(yīng)的波形的幅度值，這種方法需在ROM中存入大量的方波數(shù)據(jù)表，占用ROM資源，不可?。涣硪环N是對應(yīng)占空比的波形從控制器單片機(jī)或DSP寫入RAM中，DAC在時鐘的控制下，同時由計數(shù)器不斷地改變地址，將數(shù)字信號轉(zhuǎn)換為模擬信號輸出。控制器中需存放偽隨機(jī)數(shù)產(chǎn)生器，再由軟件對輸出波形進(jìn)行控制，這種方法比原來電路較為復(fù)雜，體積大。

圖3 仿真波形Fig.3 Diagram of waveform simulation

在本設(shè)計中，采用了一種節(jié)省資源的簡便方法，即利用正弦數(shù)據(jù)查找表，采用基于比較器實現(xiàn)方波占空比可調(diào)的功能。

2 波形輸出模塊

設(shè)計選用德州儀器的TLC5620。其中11位的命令字包括8位數(shù)據(jù)位，2位DAC選擇位和1位范圍位，后者用來選擇輸出范圍是1倍還是2倍。DAC寄存器采用雙緩存，允許一整套新值被寫入設(shè)備中。通過LDAC實現(xiàn)DAC輸出值的同時更新。數(shù)字量的輸入采用史密斯觸發(fā)器，從而避免了高噪聲。D/A電路連接如圖4所示。

圖4 TLC5620電路連接圖Fig.4 Diagram of TLC5620 hardware system

3 參數(shù)選取

設(shè)計中ROM查找表的地址位寬選擇D=9，尋址范圍可達(dá)29=512個點；設(shè)計采用fc=50 MHz的系統(tǒng)時鐘，累加器的位寬N=32，由此計算當(dāng)時K=1，DDS輸出最低頻率F0minN=fc/2N=50 M/232=0.011 6 Hz；最大頻率 F0max=fc/2=50 M/2=25 MHz，然而此時每周只采樣2點，難以保證輸出精度，為保證輸出精度可以通過增加采樣點來實現(xiàn)。

4 結(jié) 論

本設(shè)計實現(xiàn)了正弦波、三角波、方波等基本波形的輸出，并實現(xiàn)了一定的調(diào)制功能。設(shè)計比用集成芯片控制DDS直接合成信號的發(fā)生器電路更簡單，信號更穩(wěn)定，成本也較低，且靈活性好，提高了設(shè)計效率。

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