基于FPGA的時(shí)鐘數(shù)據(jù)恢復(fù)電路的研究和設(shè)計(jì)

任全會(huì) 趙雨虹

(鄭州鐵路職業(yè)技術(shù)學(xué)院，河南 鄭州 450052)

一、引言

時(shí)鐘數(shù)據(jù)恢復(fù)電路(CDR)是高速收發(fā)器的核心模塊，在光傳輸系統(tǒng)、背板連接以及IO接口等領(lǐng)域應(yīng)用非常廣泛。CDR的作用是根據(jù)接收數(shù)據(jù)本身的特點(diǎn)，找到采樣數(shù)據(jù)的最佳時(shí)鐘相位，使數(shù)據(jù)恢復(fù)穩(wěn)定可靠。目前在通信系統(tǒng)中大量使用專用的CDR芯片大多采用PLL技術(shù)，成本較高。同時(shí)，F(xiàn)PGA由于其功能的靈活性、相對(duì)低廉的成本和較短的設(shè)計(jì)周期，已經(jīng)大量在通信設(shè)備中作為業(yè)務(wù)核心芯片，完成上下業(yè)務(wù)、電路交換以及開(kāi)銷處理等功能。本文提出一種基于FPGA的過(guò)采樣時(shí)鐘恢復(fù)方法，對(duì)全數(shù)字CDR設(shè)計(jì)加以改進(jìn)，在Altera公司Cyclone II芯片上實(shí)現(xiàn)數(shù)據(jù)的恢復(fù)。

二、過(guò)采樣法時(shí)鐘數(shù)據(jù)恢復(fù)原理

前基于FPGA的全數(shù)字CDR多采用數(shù)字化過(guò)采樣法，其兩種具體的實(shí)現(xiàn)方式為同頻多相時(shí)鐘采樣和數(shù)據(jù)延遲鏈采樣，如圖1所示。其基本原理是采用本地N*f的高速時(shí)鐘，對(duì)信號(hào)作N倍過(guò)采樣，通過(guò)對(duì)采樣數(shù)據(jù)的分析判斷出數(shù)據(jù)跳變沿的位置，實(shí)時(shí)尋找并切換到最佳采樣時(shí)鐘，從而恢復(fù)出數(shù)據(jù)與線路時(shí)鐘。由于是一種相位前饋技術(shù)，過(guò)采樣法具有較大的頻率捕捉范圍和較快的捕捉速度。

受到FPGA工作頻率限制，對(duì)高速數(shù)據(jù)直接采用頻率為N*f的時(shí)鐘采樣困難很大，因此兩種方法都是模擬N*f采樣時(shí)鐘在一個(gè)數(shù)據(jù)時(shí)鐘周期內(nèi)獲取N個(gè)均勻采樣值。為保證時(shí)鐘恢復(fù)質(zhì)量，N通長(zhǎng)采用6－8。

圖1 同頻多時(shí)鐘過(guò)采樣與數(shù)據(jù)延遲鏈過(guò)采樣時(shí)鐘數(shù)據(jù)恢復(fù)原理

三、模塊電路設(shè)計(jì)

1.過(guò)采樣模塊

過(guò)采樣模塊的設(shè)計(jì)目標(biāo)是盡可能保證高速數(shù)據(jù)采樣的相位精確，因此要求從數(shù)據(jù)輸入管腳到8個(gè)第一級(jí)采樣觸發(fā)器具有相同的數(shù)據(jù)時(shí)延。本設(shè)計(jì)中采用了如圖2所示的電路結(jié)構(gòu)。

與以往設(shè)計(jì)不同的是，在接收數(shù)據(jù)通過(guò)差分?jǐn)?shù)據(jù)緩沖器后，在過(guò)采樣模塊中采用FPGA內(nèi)置的IDELAY模塊將接收數(shù)據(jù)及其反相信號(hào)分別延遲相當(dāng)于45°和0°相位的時(shí)間，再送給由PLL/DCM產(chǎn)生的相位分別為 0°，90°，180°

圖2 過(guò)采樣模塊原理

和270°的4路155.52MHz本地參考時(shí)鐘采樣，獲得8倍過(guò)采樣數(shù)據(jù)。此后，采用兩級(jí)觸發(fā)器將采樣數(shù)據(jù)同步到相位0°的本地參考時(shí)鐘域，以方便后級(jí)模塊檢測(cè)判決，同時(shí)避免了異步采樣的亞穩(wěn)態(tài)現(xiàn)象。最佳采樣相位判決模塊和數(shù)據(jù)恢復(fù)模塊也工作在此時(shí)鐘域。

2.最佳采樣相位判決

最佳采樣相位判決模塊的功能是通過(guò)檢測(cè)采樣數(shù)據(jù)中跳變沿的位置，判決當(dāng)前數(shù)據(jù)最佳采樣相位，原理圖如圖3所示。

圖3 最佳采樣相位判斷原理

邊沿檢測(cè)模塊將來(lái)自過(guò)采樣模塊的采樣數(shù)據(jù)流緩存，在采樣周期T－1到T+1采樣到的24個(gè)比特中，通過(guò)在滑動(dòng)窗口中的數(shù)據(jù)匹配(如000111或11110000)，尋找采樣周期T內(nèi)的發(fā)生的邊沿跳變，并根據(jù)跳變位置生成8位跳變沿圖樣?；瑒?dòng)窗口起到了低通濾波器的作用，能夠避免了數(shù)據(jù)毛刺對(duì)判決的干擾。窗口寬度越大，抑制毛刺的性能越好，但是對(duì)于一個(gè)8倍過(guò)采樣系統(tǒng)，線路時(shí)鐘周期與采樣時(shí)鐘應(yīng)滿足，即每個(gè)接收數(shù)據(jù)周期最少有7個(gè)采樣點(diǎn)，因此最大窗口寬度為14。對(duì)比將相鄰采樣周期采樣數(shù)據(jù)異或來(lái)尋找數(shù)據(jù)邊沿的方法，滑動(dòng)窗口設(shè)計(jì)使用較多的邏輯資源換取更高的可靠性。

本設(shè)計(jì)中，在每個(gè)采樣周期T內(nèi)，首先比較上一采樣周期的實(shí)際采樣相位PT－1和根據(jù)當(dāng)前采樣周期內(nèi)跳變沿位置推算得到的最佳采樣相位P*T，根據(jù)二者的相對(duì)關(guān)系產(chǎn)生正負(fù)調(diào)整指示。之后在PT－1的基礎(chǔ)上，根據(jù)正負(fù)調(diào)整指示向前或向后調(diào)整一個(gè)相位作為判決結(jié)果。這樣的設(shè)計(jì)能夠在保證了較好的頻率相位跟隨性能的同時(shí)，避免了最佳采樣相位的劇烈抖動(dòng)。需要注意的是，當(dāng)PT－1=N－1且正調(diào)整有效時(shí)，則采樣周期T內(nèi)沒(méi)有有效采樣數(shù)據(jù);而當(dāng)PT－1=0且負(fù)調(diào)整有效時(shí)，則采樣周期T內(nèi)的第0和第N－1相位均有效。因此每個(gè)采樣周期內(nèi)有效的采樣點(diǎn)個(gè)數(shù)可能為0，1或2個(gè)，該模塊輸出2比特的數(shù)據(jù)和一個(gè)2比特的數(shù)據(jù)有效標(biāo)識(shí)信號(hào)。

3.數(shù)據(jù)恢復(fù)

數(shù)據(jù)恢復(fù)模塊的功能是根據(jù)最佳采樣相位判決結(jié)果，恢復(fù)線路時(shí)鐘并提取最佳采樣數(shù)據(jù)，結(jié)構(gòu)如圖4所示。

圖4 恢復(fù)線路時(shí)鐘結(jié)構(gòu)圖

時(shí)鐘恢復(fù)子模塊通過(guò)在多個(gè)相位的本地采樣時(shí)鐘間切換，恢復(fù)出線路時(shí)鐘。由于本設(shè)計(jì)中僅使用了4個(gè)相位的本地時(shí)鐘，因此當(dāng)最佳采樣時(shí)刻分別為0～7時(shí)，對(duì)應(yīng)的采樣時(shí)鐘相位分別為180°，180°，270°，270°，0°，0°，90°，90°，磁盤陣列數(shù)據(jù)恢復(fù)。該模塊功能實(shí)現(xiàn)的關(guān)鍵在于保證不同相位時(shí)鐘信號(hào)經(jīng)過(guò)選擇電路的路徑延遲盡量相同，從而保證各時(shí)鐘經(jīng)過(guò)該模塊后相對(duì)相位關(guān)系不改變。在本設(shè)計(jì)中，使用FPGA一個(gè)LUT6實(shí)現(xiàn)4選1選擇器，選擇器輸入到輸出的延遲小于0.1ns，完全滿足設(shè)計(jì)需要。

數(shù)據(jù)緩沖器實(shí)現(xiàn)恢復(fù)數(shù)據(jù)的緩沖和串并轉(zhuǎn)換。來(lái)自最佳采樣相位判決模塊的位寬為2比特的數(shù)據(jù)按時(shí)間順序被送入一個(gè)移位寄存器緩沖，同時(shí)對(duì)緩沖深度計(jì)數(shù)。當(dāng)緩沖深度大于等于8時(shí)，將緩沖器內(nèi)最早的8比特?cái)?shù)據(jù)送出，同時(shí)產(chǎn)生數(shù)據(jù)有效標(biāo)志。在某些僅關(guān)心數(shù)據(jù)恢復(fù)，而不需要恢復(fù)線路時(shí)鐘的系統(tǒng)中，該模塊的輸出即可作為CDR的模塊的數(shù)據(jù)恢復(fù)結(jié)果。

異步FIFO用于已恢復(fù)數(shù)據(jù)的跨時(shí)鐘域轉(zhuǎn)換，寫側(cè)和讀側(cè)分別工作在本地參考時(shí)鐘域和恢復(fù)時(shí)鐘域，避免以恢復(fù)時(shí)鐘直接采樣接受數(shù)據(jù)帶來(lái)的附加抖動(dòng)。

三、仿真與實(shí)驗(yàn)結(jié)果

本設(shè)計(jì)使用verilog語(yǔ)言編程，在Altera公司CycloneII芯片上實(shí)現(xiàn)。首先使用Synopsys VCS對(duì)代碼時(shí)序仿真，當(dāng)輸入數(shù)據(jù)速率為155.52Mb/s，本地參考時(shí)鐘頻率155.50MHz時(shí)，關(guān)鍵信號(hào)波形如圖5(a)所示，而在仿真波形(b)中可以看到，該電路捕獲時(shí)間(含數(shù)據(jù)延遲)僅為56ns，約9個(gè)時(shí)鐘周期。實(shí)際上，當(dāng)提高輸入數(shù)據(jù)速率到311.04Mb/s，本地參考時(shí)鐘頻率311MHz，布線后仿真結(jié)果顯示該電路仍然能夠正確恢復(fù)數(shù)據(jù)。

圖5 數(shù)據(jù)恢復(fù)仿真波形

實(shí)驗(yàn)采用SDH分析儀Agilent OmniBER OTN J7231B測(cè)試單板時(shí)鐘數(shù)據(jù)恢復(fù)性能。由于本設(shè)計(jì)沒(méi)有恢復(fù)線路時(shí)鐘，僅對(duì)CDR的輸入抖動(dòng)容限進(jìn)行了測(cè)試。圖6為調(diào)制頻率10Hz～1.3MHz范圍內(nèi)，在155.52MHz光口的測(cè)得的抖動(dòng)容限。

圖6 STM－1光口實(shí)測(cè)抖動(dòng)容限

本文提出了一種利用FPGA的可編程輸入延時(shí)單元構(gòu)造一級(jí)延遲鏈，使用N/2個(gè)同頻多相時(shí)鐘實(shí)現(xiàn)N倍過(guò)采樣高速時(shí)鐘數(shù)據(jù)恢復(fù)電路設(shè)計(jì)，采用改進(jìn)的邊沿檢測(cè)和最佳相位判決算法，提高了數(shù)據(jù)恢復(fù)可靠性。如果配合光接口時(shí)鐘保護(hù)切換芯片(如ACS8515)，則能夠克服恢復(fù)時(shí)鐘抖動(dòng)較大的不足，而同時(shí)獲得快速捕捉性能、較高的抖動(dòng)容限和恢復(fù)時(shí)鐘質(zhì)量，可作為光通信設(shè)。

［1］江黎，鐘洪聲.一種全數(shù)字時(shí)鐘數(shù)字恢復(fù)電路的設(shè)計(jì)與實(shí)現(xiàn)［J］.通信技術(shù)，2008(11):121－123.

［2］尹晶，曾烈光.一種快速同步的時(shí)鐘數(shù)據(jù)恢復(fù)電路的設(shè)計(jì)實(shí)現(xiàn)［J］.光通信技術(shù)，2007(1):52－54.

［3］ITU－T.The control of jitter and wander within digital networks which are based on thesynchronous digital hierarchy(SDH).