Ge組分對(duì)應(yīng)變Si1－xGex溝道p-MOSFET電學(xué)特性影響*

楊洲王茺 王洪濤胡偉達(dá)楊宇

Ge組分對(duì)應(yīng)變Si1－xGex溝道p-MOSFET電學(xué)特性影響*

楊洲1)王茺1)王洪濤1)胡偉達(dá)2)楊宇1)

1)(云南大學(xué)光電信息材料研究所，昆明650091)
2)(中國(guó)科學(xué)院上海技術(shù)物理研究所，紅外物理國(guó)家重點(diǎn)實(shí)驗(yàn)室，上海200083)
(2010年1月12日收到;2010年11月11日收到修改稿)

利用二維數(shù)值模擬方法，研究了不同Ge組分應(yīng)變Si1－xGex溝道p-MOSFET的電容-電壓特性以及閾值電壓的變化情況．計(jì)算結(jié)果表明:提高應(yīng)變Si1－xGex溝道層中的Ge組分，器件亞閾值電流明顯增大;柵電容在器件進(jìn)入反型狀態(tài)時(shí)產(chǎn)生顯著變化;閾值電壓的改變量與Ge組分基本成線性關(guān)系．通過(guò)改變Si1－xGex溝道的長(zhǎng)度，并結(jié)合相關(guān)物理模型，在低電場(chǎng)情況下，溝道中的空穴遷移率與總電阻對(duì)溝道長(zhǎng)度的微分成反比關(guān)系．

應(yīng)變Si1－xGex溝道，p-MOSFET，空穴遷移率，柵電容

PACS:71．15．－m，73．63．Hs

1.引言

在傳統(tǒng)的體硅CMOS技術(shù)中，空穴遷移率只有電子遷移率的1/2到1/3左右．因此，在版圖設(shè)計(jì)中為實(shí)現(xiàn)驅(qū)動(dòng)電流的匹配，通常要把p-MOSFET面積設(shè)計(jì)得比n-MOSFET大2—3倍，但這又往往降低了芯片的集成度和速度．Nayak等人［1］最早通過(guò)實(shí)驗(yàn)證明了應(yīng)變Si1－xGex溝道的p-MOSFET比體硅p-MOSFET具有更高的空穴遷移率．也就是說(shuō)，使用Si1－xGex材料作為導(dǎo)電溝道，將會(huì)有利于改善CMOS電路的性能和集成密度．又因?yàn)槠渲谱鬟^(guò)程與傳統(tǒng)的硅工藝相兼容，應(yīng)變Si1－xGex溝道p-MOSFET結(jié)構(gòu)越來(lái)越受到人們的重視［2—5］．

國(guó)際上對(duì)應(yīng)變Si1－xGex溝道p-MOSFET已有較多研究，Bindu和Lukic等人［6，7］分別提出了器件的漏源電流和閾值電壓物理解析模型，探討了不同器件尺寸條件下的驅(qū)動(dòng)電流以及亞閾值特性．Fiorenza等人［8］采用漏源區(qū)外延生長(zhǎng)Si1－xGex的方式來(lái)增強(qiáng)溝道應(yīng)力，優(yōu)化了器件結(jié)構(gòu)及性能．Lee等人［9］利用HfSiOx高k柵介質(zhì)和TaN金屬柵極代替?zhèn)鹘y(tǒng)的SiO2柵介質(zhì)和多晶硅柵極，數(shù)值模擬了亞60 nm Si/ Si0.25Ge0.75/Si異質(zhì)結(jié)p-MOSFET的短溝道效應(yīng)．Ge組分作為應(yīng)變Si1－xGex溝道p-MOSFET的一個(gè)極其重要的參數(shù)，其大小不僅決定了Si/Si1－xGex異質(zhì)結(jié)中的價(jià)帶偏移量，還影響了Si緩沖層/Si1－xGex溝道/Si覆蓋層結(jié)構(gòu)所形成的二維空穴氣(2 DHG)中的空穴遷移率．然而，目前關(guān)于Ge組分對(duì)應(yīng)變SiGe溝道p-MOSFET電學(xué)特性影響的報(bào)道相對(duì)較少，大都只是簡(jiǎn)單比較了Ge組分呈三角形分布和矩形分布時(shí)器件的飽和輸出特性．為此，本文采用二維數(shù)值模擬方法，分別計(jì)算了在不同Ge組分下器件的轉(zhuǎn)移特性以及柵電容隨柵偏壓的變化情況，并對(duì)閾值電壓的變化情況進(jìn)行了模擬分析．結(jié)合相關(guān)物理模型，較好地解釋了器件電阻隨溝道長(zhǎng)度的變化關(guān)系．

2.器件結(jié)構(gòu)

圖1顯示了應(yīng)變Si1－xGex溝道p-MOSFET的二維結(jié)構(gòu)模型．研究表明直接在Si1－xGex上熱生長(zhǎng)氧化層會(huì)造成Ge在SiO2/Si1－xGex界面富集使界面態(tài)增加，器件的開啟性能變差，所以在Si1－xGex層與柵極之間增加了一層硅覆蓋層．硅覆蓋層可以有效減弱柵極和SiO2界面之間的缺陷散射，同時(shí)抑制因表面缺陷和氧化層電荷引起的散射，額外提高了空穴遷移率．但是，硅覆蓋層在柵極負(fù)偏壓足夠大時(shí)會(huì)產(chǎn)生表面寄生溝道，導(dǎo)致器件性能退化．因此，在盡可能消弱界面散射的前提下，硅覆蓋層越薄越好．在硅覆蓋層上熱氧化生長(zhǎng)一層SiO2層，是為了最大限度地減小柵極漏電流．

圖2 顯示了應(yīng)變Si1－xGex溝道p-MOSFET在柵極負(fù)偏壓下的能帶結(jié)構(gòu)圖［10］，EC為半導(dǎo)體導(dǎo)帶底能量，EV為價(jià)帶頂能量，EF為費(fèi)米能級(jí)．Si/Si1－xGex異質(zhì)結(jié)處的價(jià)帶勢(shì)分布不連續(xù)，這主要與SiGe合金的禁帶寬度隨Ge組分的增大而減小有關(guān)．若考慮應(yīng)力因素，每增加引入10%的Ge將使禁帶寬度變窄(ΔEg)約84 meV，由于Ge-Si之間較大的價(jià)帶帶階，能帶突變量主要體現(xiàn)在價(jià)帶(ΔEV)上，導(dǎo)帶底的突變量(ΔEC)則可以忽略不計(jì)．當(dāng)柵極負(fù)偏壓增大到一定程度，Si/Si1－xGex異質(zhì)結(jié)附近將呈現(xiàn)反型，大量空穴積聚Si1－xGex量子阱內(nèi)部，形成二維空穴氣(2DHG)．

3.數(shù)值模擬方法

本文利用ISE-TCAD軟件對(duì)器件的電學(xué)特性進(jìn)行二維數(shù)值模擬，選用DEVISE模塊生成器件的二維結(jié)構(gòu)，并根據(jù)該器件電學(xué)特性在DESSIS模塊中選取適當(dāng)?shù)奈锢砟Ｐ瓦M(jìn)行數(shù)值模擬計(jì)算．DESSIS輸運(yùn)模型支持漂移-擴(kuò)散模型(drift-diffusion transport model)、蒙特卡羅模擬(Monte Carlo simulation)、熱動(dòng)力學(xué)輸運(yùn)模型(thermodynamic transport model)和流體力學(xué)能量平衡輸運(yùn)模型(hydrodynamic energy balance transport model)．本文在研究過(guò)程中采用了流體力學(xué)能量平衡輸運(yùn)模型，該模型在漂移-擴(kuò)散模型的基礎(chǔ)上增加了載流子溫度的連續(xù)性方程，并且將載流子遷移率和碰撞電離系數(shù)看成是載流子的溫度函數(shù)，而不是簡(jiǎn)單地當(dāng)作本地電場(chǎng)的函數(shù)．DESSIS包含三種量子效應(yīng)模型:Van Dort量子修正模型;一維薛定諤方程模型;密度梯度模型(density gradient model)．考慮了器件的量子效應(yīng)，本文在研究過(guò)程中采用了密度梯度模型．密度梯度模型運(yùn)算速度介于前面二者之間，并且其收斂性較好，該模型可以用于MOSFET、量子阱、超薄SOI等器件，并能準(zhǔn)確表達(dá)器件的端特性和電荷分布情況．與其他量子模型相比，密度梯度模型還能模擬二維和三維量子效應(yīng)．隨著電場(chǎng)和電荷的急劇變化，該模型能更準(zhǔn)確給出遷移率和電荷的復(fù)合-產(chǎn)生特性．

在本文的數(shù)值模擬計(jì)算中所涉及的模型主要建立在求解泊松方程、兩個(gè)連續(xù)性方程以及兩個(gè)電流密度方程基礎(chǔ)上:

其中，ε為介電常數(shù)，ψ為靜電勢(shì)，p和n分別為電子和空穴濃度，ND+和NA－分別為施主離子和受主離子濃度，R是復(fù)合率，Jn和Jp分別為電子和空穴電流密度，μn和μp分別為電子和空穴遷移率，kB是玻爾茲曼常數(shù)，Tn和Tp分別是電子和空穴溫度，ftnd和ftp

d可以從DESSIS工具中的參數(shù)文件中得到，根據(jù)器件結(jié)構(gòu)對(duì)應(yīng)的物理模型，方程(3)中的ftnd=ftpd=0，me和mh分別是電子和空穴的有效質(zhì)量．

4.模擬結(jié)果分析與討論

圖3顯示了應(yīng)變Si1－xGex溝道的p-MOSFET的理論模擬和實(shí)驗(yàn)結(jié)果的對(duì)比．其中圖3(a)是模擬Ge組分為35%的器件準(zhǔn)靜態(tài)柵極電容-電壓(C-V)曲線和文獻(xiàn)［11］相應(yīng)的實(shí)驗(yàn)結(jié)果的對(duì)比，圖3(b)則是模擬Ge組分為25%的器件轉(zhuǎn)移特性曲線與文獻(xiàn)［12］中相關(guān)實(shí)驗(yàn)結(jié)果的比較．計(jì)算模擬是根據(jù)文獻(xiàn)中提供的實(shí)驗(yàn)參數(shù)，對(duì)器件的準(zhǔn)靜態(tài)C-V特性和器件轉(zhuǎn)移特性進(jìn)行的二維數(shù)值模擬計(jì)算．通過(guò)對(duì)比模擬計(jì)算和實(shí)驗(yàn)結(jié)果，不難發(fā)現(xiàn)兩者之間能夠相符得很好，這表明本文為器件所選取的物理模型較為合理．

數(shù)值模擬過(guò)程中，應(yīng)變Si1－xGex溝道中Ge組分為矩形分布，Si緩沖層厚度為100 nm，應(yīng)變SiGe溝道厚度為5 nm，Si帽層厚度為2 nm，柵氧化層厚度為3 nm，漏源外延厚度為20 nm，多晶硅柵極硼摻雜濃度為1×10－20cm－3，應(yīng)變SiGe溝道砷摻雜濃度為1×1016cm－3，漏源區(qū)硼摻雜濃度為1×10－20cm－3，漏源結(jié)深為40 nm．圖4給出了體硅、Si0.7Ge0.3和Si0.5Ge0.5溝道p-MOSFET的轉(zhuǎn)移特性，計(jì)算中設(shè)定溝道長(zhǎng)度為60 nm，漏源偏壓VDS=－0.1 V．從圖4中可以看出:Si0.7Ge0.3溝道p-MOSFET的亞閾值電流比體硅p-MOSFET要高出3—4個(gè)數(shù)量級(jí)，這可能由于亞閾值區(qū)空穴主要分布在SiGe溝道，亞閾值電流也主要流過(guò)具有更高本征載流子濃度的SiGe層，導(dǎo)致亞閾值電流隨著Ge組分的增大而增大．亞閾值擺幅(S)是亞閾值區(qū)的一個(gè)重要參數(shù)，其表達(dá)式為

從圖4中提取出體硅、Si0.7Ge0.3和Si0.5Ge0.5溝道p-MOSFET的亞閾值擺幅，分別為89.7，91.8和95.3 mV/dec．亞閾值擺幅的變化主要體現(xiàn)在柵極控制溝道的能力上，Ge組分的增大對(duì)柵極控制溝道的能力影響不大．因此，隨著Ge組分的增大亞閾值擺幅略有增加，但變化并不明顯．

MOSFET的柵極總電容(CGG)由氧化層電容(COX)、耗盡的多晶硅柵電容(CP)以及表面電容(CS)串聯(lián)而成［13，14］，即

器件由開始耗盡向強(qiáng)反型轉(zhuǎn)化的過(guò)程中，當(dāng)體硅溝道p-MOSFET的SiO2/Si界面開始耗盡時(shí)，柵電容隨著柵極負(fù)偏壓增大而增大．由圖5可知，在此過(guò)程中，隨著Ge組分的增大，應(yīng)變Si1－xGex溝道p-MOSFET柵電容的增幅下降．其最有可能的原因在于:與體硅p-MOSFET有所不同，Si1－xGex溝道p-MOSFET最先在Si/Si1－xGex界面形成耗盡層，而隨著Ge組分的增大，Si1－xGex量子阱逐漸加深，溝道限制空穴的能力增強(qiáng)，耗盡層電荷增大的幅度減小，即CS的增幅隨著Ge組分的增大而下降．當(dāng)溝道表面達(dá)到強(qiáng)反型時(shí)，溝道內(nèi)耗盡區(qū)寬度達(dá)到最大，SiO2/Si界面反型電荷迅速增加，CS急劇增大，而且低電場(chǎng)時(shí)CP可以忽略，在這種情況下，(5)式可簡(jiǎn)化為

當(dāng)CS遠(yuǎn)大于COX時(shí)，總的柵電容達(dá)到最大并逐步接近COX．而當(dāng)柵極負(fù)偏壓增大到一定值時(shí)，多晶硅與SiO2界面出現(xiàn)一個(gè)陡峭勢(shì)壘，其界面處的自由電子將被勢(shì)壘排斥在一定距離之外，相當(dāng)于柵極氧化層電學(xué)厚度變寬，多晶硅柵電容達(dá)到一定值．如果多晶硅柵電容與氧化層電容和表面電容相比較小時(shí)，據(jù)(6)式可知，柵極總電容將有所下降，數(shù)值模擬結(jié)果與理論分析一致．在器件由耗盡向強(qiáng)積累轉(zhuǎn)化的過(guò)程中，柵極產(chǎn)生的正電勢(shì)將在多晶硅表面感應(yīng)出正電荷，使得半導(dǎo)體能帶向下彎曲，直到硅表面的電場(chǎng)為零，形成平帶狀態(tài)．隨著柵偏壓的進(jìn)一步增大，SiO2/Si界面將形成電子強(qiáng)積累，由于Si/Si1－xGex異質(zhì)結(jié)的能帶突變量主要體現(xiàn)在價(jià)帶上，導(dǎo)帶底的突變量可近似為零，因此電子在溝道表面積聚幾乎不受Ge組分的影響，體硅和Si1－xGex溝道器件的柵電容在強(qiáng)積累區(qū)域差別并不明顯．

閾值電壓是MOSFET的一個(gè)基本參數(shù)，它與溝道內(nèi)部載流子的濃度密切相關(guān)．已報(bào)道的文獻(xiàn)中對(duì)閾值電壓定義大都基于半經(jīng)典近似來(lái)描述，即溝道反型層載流子濃度與襯底摻雜濃度相等時(shí)所對(duì)應(yīng)的柵壓值［15］．與體硅MOSFET不同，應(yīng)變Si/SiGe MOSFET存在兩個(gè)閾值電壓，一是Si/Si1－xGex異質(zhì)結(jié)界面出現(xiàn)強(qiáng)反型時(shí)Si1－xGex溝道對(duì)應(yīng)的閾值電壓，二是Si/SiO2界面出現(xiàn)強(qiáng)反型時(shí)Si表面溝道對(duì)應(yīng)的閾值電壓，本文研究的重點(diǎn)是后者，而且應(yīng)變SiGe溝道p-MOSFET的閾值電壓隨著Ge組分的增大向正方向偏移［16］．圖6顯示了閾值電壓VT隨Ge組分變化的曲線，數(shù)值模擬中定義的閾值電壓為漏源電流IDS=1×10－7A/μm時(shí)所對(duì)應(yīng)的柵壓值．模擬結(jié)果表明:閾值電壓隨Ge組分的增長(zhǎng)成近似線性關(guān)系變化，每增加引入10%的Ge組分，閾值電壓的改變量約為100 mV．在Ge組分(0—30%)變化過(guò)程中，閾值電壓|VT|逐漸減?。@主要是由于Ge組分的增長(zhǎng)導(dǎo)致SiGe材料的價(jià)帶邊緣逐漸靠近費(fèi)米能級(jí)，Si/Si1－xGex異質(zhì)結(jié)表面電勢(shì)|ΨS|逐漸減小，從而造成相同柵極負(fù)偏壓下反型層中將出現(xiàn)更多的空穴，Si1－xGex溝道表面過(guò)早呈現(xiàn)強(qiáng)反型．而在Ge組分(30%—50%)變化過(guò)程中，閾值電壓VT＞0，并且隨Ge組分的增加而增大．出現(xiàn)這種趨勢(shì)可能的原因:當(dāng)Ge組分持續(xù)增加到一定程度，SiGe材料的價(jià)帶邊緣超越費(fèi)米能級(jí)．ΨS繼續(xù)增大，氧化層電荷以及界面態(tài)密度明顯增加，導(dǎo)致平帶電壓(VFB)不斷得到提升．此外，從圖5中可以看出，平帶狀況逐漸向右偏移．因此，當(dāng)Si/SiGe異質(zhì)結(jié)表面電勢(shì)ΨS＞0時(shí)，溝道表面已經(jīng)出現(xiàn)強(qiáng)反型，閾值電壓大于零并隨Ge組分的提高成線性增大．

在較低的漏源偏壓下，Si/SiGe異質(zhì)結(jié)p-MOSFET結(jié)構(gòu)總電阻可表示為［17，18］

其中，Rt為總電阻，RFET為溝道電阻，Re為漏源寄生電阻，L為溝道長(zhǎng)度，μp為空穴遷移率，W為溝道寬度，Qinv為單位面積反型層電荷量．從圖7中可以看出，當(dāng)L=100 nm時(shí)，Si0.7Ge0.3溝道p-MOSFET總電阻約為2 kΩ，而體硅p-MOSFET總電阻約為4.27 kΩ，前者的總電阻約為后者的一半．在相同溝道長(zhǎng)度下，器件總電阻Rt隨著Ge組分的增大而減?。疚脑跀?shù)值模擬過(guò)程中只是在溝道部分采用了SiGe合金，假定漏源寄生電阻并未受到溝道Ge組分變化的影響，因此對(duì)圖7中的模擬結(jié)果曲線外推得到:

當(dāng)L=0時(shí)，漏源寄生電阻Re=Rt≈1 kΩ，即將Re近似認(rèn)為是一個(gè)常量．對(duì)(7)式中的L求導(dǎo)可以得到空穴遷移率的表達(dá)式

當(dāng)溝道中空穴濃度較大時(shí)，假定(8)式中的Qinv和μp是兩個(gè)變量相互獨(dú)立的，同時(shí)L的變化對(duì)μp的影響可以忽略，進(jìn)一步對(duì)(8)式進(jìn)行簡(jiǎn)化可以得到

從圖7中提取數(shù)值，結(jié)果發(fā)現(xiàn)Si0.7Ge0.3溝道的空穴遷移率比體硅溝道提高近3倍．文獻(xiàn)［12］中的實(shí)驗(yàn)結(jié)論是當(dāng)有效電場(chǎng)為1.3 MV/cm時(shí)，Si0.65Ge0.35p-MOSFET的空穴遷移率比體硅結(jié)構(gòu)提高了近3倍，這里也同時(shí)反映出數(shù)值模擬的結(jié)果與實(shí)驗(yàn)結(jié)論是比較符合的．

5.結(jié)論

通過(guò)增大應(yīng)變Si1－xGex溝道中Ge的組分，器件的亞閾值電流顯著提高，而亞閾值擺幅變化并不明顯．溝道表面由開始耗盡變化到強(qiáng)反型過(guò)程中，體硅柵電容增大速度最快，隨著Ge組分的增大，應(yīng)變Si1－xGex溝道柵電容增大的幅度減小，而在強(qiáng)積累區(qū)域，柵電容幾乎不隨Ge組分的改變而變化．閾值電壓隨Ge組分的增加而減小，而當(dāng)x＞0.3時(shí)，閾值電壓將變?yōu)檎担诘碗妶?chǎng)情況下，溝道中的空穴遷移率與總電阻對(duì)溝道長(zhǎng)度的微分成反比關(guān)系，當(dāng)溝道長(zhǎng)度一定時(shí)，器件總電阻隨著Ge組分的增大而減?。?/p>

中國(guó)科學(xué)院上海技術(shù)物理研究所紅外物理國(guó)家重點(diǎn)實(shí)驗(yàn)室采用分時(shí)段共用License的方法為本研究工作提供了Synopsys公司的ISE TCAD模擬軟件;另外，該實(shí)驗(yàn)室的陳效雙研究員對(duì)本文的討論部分提出了許多有益的意見(jiàn)和建議，在此對(duì)紅外物理國(guó)家重點(diǎn)實(shí)驗(yàn)室、Synopsys公司以及相關(guān)技術(shù)人員一并表示衷心的感謝．

［1］Nayak D K，Woo J C S，Park J S，Wang K L，Macwilliams K P 1991 IEEE Electron Device Letters 12 154

［2］Li J，Liu H X，Li B，Gao L，Yuan B 2010 Chin．Phys．B 19 107301

［3］Qin S S，Zhang H M，Hu H Y，Dai X Y，Xuan R X，Shu B 2010 Chin．Phys．B 19 37201

［4］Du G，Liu X Y，Xia Z L，Yang J F，Han R Q，2010 Chin．Phys．B 19 57304

［5］Zhang H M，Cui X Y，Hu H Y，Dai X Y，Xuan X R 2007 Acta Phys．Sin．56 3504(in Chinese)［張鶴鳴、崔曉英、胡輝勇、戴顯英、宣榮喜2007物理學(xué)報(bào)56 3504］

［6］Bindu B，DasGupta N，DasGupta A 2006 IEEE Trans．ElectronDevices 53 1411

［7］Lukic P M，Ramovic R M，Sasic R M 2006 25 th International Conference on Microelectronics，Belgrade，May 14—17，2006 p472

［8］Fiorenza J G，Park J S，Lochtefeld A 2008 IEEE Trans．Electron Devices 55 640

［9］Lee S H，Majhi P，Jungwoo O，Sassman B，Young C，Bowonder A，Loh W Y，Choi K J，Cho B J，Lee H D，Kirsch P，Harris H R，Tsai W，Satta S，Tseng H H，Banerjee S K，Jammy R 2008 IEEE Electron Device Letters 29 1017

［10］Yang R，Luo J S，Tub J，Zhang R Z 2004 Microelectronics Journal 35 145

［11］Shinobu T，Masao S，Junichi M，Toshiaki T 2008 Electrical Engineering in Japan 165 1079

［12］Collaert N，Verheyen P，Meyer K D，Loo R，Caymax M 2002 European Solid-State Device Research Conference，Italy，24—26 September，2002 p263

［13］Dai Y H，Chen J N，Ke D M，Sun J E 2005 Acta Phys．Sin．54 897(in Chinese)［代月花、陳軍寧、柯導(dǎo)明、孫家訛2005物理學(xué)報(bào)54 897］

［14］Gao J X，Zhang Y M，Tang X Y，Zhang Y M 2006 Acta Phys．Sin．55 2992(in Chinese)［郜錦俠、張義門、湯曉燕、張玉明2006物理學(xué)報(bào)55 2992］

［15］Zainuddin A，Haque A 2005 IEEE Trans．Electron Devices 52 2812

［16］Tezuka T，Sugiyama N，Mizuno T，Takagi S I 2003 IEEE Trans．Electron Devices 50 1328

［17］Rim K，Narasilha S，Longstreet M，Mocuta A，Cai J 2002 International Electron Devices Meeting，San Francisco，December 8—11，2002 p43

［18］Flachowsky S，Wei A，Herrmann T，Illgen R，Horstmann M，Richter R，Salz H，Klix W，Stenzel R 2008 Materials Science and Engineering B 154 98

Effects of Ge fraction on electrical characteristics of strained Si1－xGexchannel p-MOSFET*

Yang Zhou1)Wang Chong1)Wang Hong-Tao1)Hu Wei-Da2)Yang Yu1)
1)(Institute for Optoelectronic Information Materials，Yunnan University，Kunming 650091，China)
2)(National Laboratory for Infrared Physics，Shanghai Institute of Technical Physics，Chinese Academy of Sciences，Shanghai 200083，China)
(Received 12 January 2010;revised manuscript received 11 November 2010)

The capacitance-voltage characteristics and the variations of threshold voltage of strained Si1－xGexchannel p-MOSFET with Ge fraction are investigated via two-dimansional numerical simulation．The results indicate that with the increase of Ge fraction，the subthreshold current increases remarkably，and that the gate capacitance changes significantly when the device is in inversion，moreover，the Ge fraction dependence of the variation of threshold voltage is linear．Combining the change of the Si1－xGexchannel length with the relevant physical model，the mobility of holes in channel is demonstrated to be inversely proportional to the derivative of the total resistances with respect to the channel length in a weak applied field．

*Project supported by the National Natural Science Foundation of China(Grant Nos．10964016，60567001)，the Key Science and Technology Project of Chinese Ministry of Education(Grant No．210207)，and the Key Project of Natural Science Foundation of Yunnan Province(Grant No．2008 CC012)．

Corresponding author．E-mail:cwang6@163.com

Corresponding author．E-mail:yuyang@ynu．edu．cn

strained Si1－xGexchannel，p-MOSFET，hole mobility，gate capacitance

*國(guó)家自然科學(xué)基金(批準(zhǔn)號(hào):10964016，60567001)，教育部科學(xué)技術(shù)研究重點(diǎn)項(xiàng)目(批準(zhǔn)號(hào):210207)和云南省自然基金重點(diǎn)項(xiàng)目(批準(zhǔn)號(hào):2008 CC012)資助的課題．

．E-mail:cwang6@163．com

通訊聯(lián)系人．Email:yuyang@ynu．edu．cn

PACS:71．15．－m，73．63．Hs