基于CPLD的RS-232串口通信實(shí)現(xiàn)

劉浩淼，卞樹(shù)檀，朱守保

（第二炮兵工程學(xué)院 陜西 西安 710025）

CPLD（Complex Programable Logic Device）是一種復(fù)雜的用戶(hù)可編程邏輯器件。采用連續(xù)連接結(jié)構(gòu)，延時(shí)可預(yù)測(cè)，從而使電路仿真更加準(zhǔn)確。CPLD是標(biāo)準(zhǔn)的大規(guī)模集成電路產(chǎn)品，可用于各種數(shù)字邏輯系統(tǒng)的設(shè)計(jì)。開(kāi)發(fā)工具Quartus II、ISE等功能強(qiáng)大，編程語(yǔ)言靈活多樣，使設(shè)計(jì)開(kāi)發(fā)縮短了周期。

隨著嵌入式的發(fā)展，對(duì)數(shù)據(jù)的傳輸和人機(jī)交互通信的要求越來(lái)越高。而串口通信因其資源消耗少、技術(shù)成熟而被廣泛應(yīng)用。系統(tǒng)中上位機(jī)與嵌入式芯片之間的交互通信可以通過(guò)專(zhuān)用集成芯片作為外設(shè)RS-232異步串行接口，如TI、EXAR、EPIC公司的550、452等系列UART集成電路，或在擁有Nios系統(tǒng)的FPGA上可以方便地嵌入U(xiǎn)ART模塊。但是在設(shè)計(jì)中用戶(hù)會(huì)提出自己的要求，如：數(shù)據(jù)加密或只使用UART部分功能等，即要求更靈活的UART。而且有時(shí)CPLD資源剩余，出于成本考慮也會(huì)要求設(shè)計(jì)一種模擬的UART。對(duì)于上述的兩種情況，就可以在CPLD其豐富的資源上制作一款UART，實(shí)現(xiàn)PC機(jī)與嵌入式系統(tǒng)之間的數(shù)據(jù)交換。

1 串口通信協(xié)議

1.1 UART簡(jiǎn)介

通用異步收發(fā)器（Universal Asynchronous Receiver Transmitter，UART）[1]。 異步通信的特點(diǎn)：不要求收發(fā)雙方時(shí)鐘的嚴(yán)格一致，實(shí)現(xiàn)容易，設(shè)備開(kāi)銷(xiāo)較小。具有相關(guān)工業(yè)標(biāo)準(zhǔn)提供的標(biāo)準(zhǔn)的接口電平規(guī)范等優(yōu)點(diǎn)，在工業(yè)控制領(lǐng)域被廣泛采用。

異步通信一幀字符信息由4部分組成：起始位、數(shù)據(jù)位、奇偶校驗(yàn)位和停止位。

本設(shè)計(jì)基于RS-232的數(shù)據(jù)幀結(jié)構(gòu)，設(shè)置數(shù)據(jù)幀結(jié)構(gòu)如圖1所示：1 bit起始位，8 bit數(shù)據(jù)位，1 bit停止位，無(wú)校驗(yàn)位。每幀實(shí)質(zhì)上傳送1 Byte數(shù)據(jù)。

圖1 幀格式Fig.1 Frame format

1.2 自定義數(shù)據(jù)包格式

多個(gè)上文所描述的幀就可以組成一個(gè)數(shù)據(jù)包。串口通信是在RS-232數(shù)據(jù)幀結(jié)構(gòu)的基礎(chǔ)上定義的，傳輸以數(shù)據(jù)包為單位進(jìn)行。包結(jié)構(gòu)如圖2所示。

圖2 數(shù)據(jù)包格式Fig.2 Packet format

本文采用和校驗(yàn)的結(jié)構(gòu)，一個(gè)數(shù)據(jù)包包含15 Byte。其中第1個(gè)字節(jié)是數(shù)據(jù)包頭即握手字符。第2字節(jié)為控制字符，EE代表寫(xiě)命令，DD代表讀命令。第3至第14為可利用數(shù)據(jù)。第15字節(jié)作為校驗(yàn)字符，理論上應(yīng)等于這個(gè)數(shù)據(jù)包中數(shù)據(jù)字符串之和的后8 bit。

2 設(shè)計(jì)方案

2.1 UART 的設(shè)計(jì)結(jié)構(gòu)

筆者設(shè)計(jì)采用模塊化設(shè)計(jì)[2-5]，方案的UART主要由邏輯控制模塊、波特率發(fā)生模塊、發(fā)送模塊和接收模塊等組成。波特率發(fā)生模塊可以建立精確的時(shí)鐘，確保數(shù)據(jù)采樣準(zhǔn)確、工作時(shí)序順暢。邏輯控制模塊、波特率發(fā)生模塊、發(fā)送模塊和接收模塊完成工作有：確定數(shù)據(jù)起始位、數(shù)據(jù)收發(fā)，串并轉(zhuǎn)換、建立握手連接、判斷命令、數(shù)據(jù)校驗(yàn)等功能。

2.2 狀態(tài)圖

利用串口通信在數(shù)據(jù)交互過(guò)程中涉及到了多種工作狀態(tài)，情況比較多樣，而利用程序設(shè)計(jì)中的有限狀態(tài)機(jī)（FSM）理論[6]進(jìn)行編程設(shè)計(jì)，這個(gè)問(wèn)題可以迎刃而解。

有限狀態(tài)機(jī)是由寄存器組和組合邏輯構(gòu)成的硬件時(shí)序電路，有限狀態(tài)機(jī)的狀態(tài)（即由寄存器組各位的1和0的組合狀態(tài)所構(gòu)成的有限個(gè)狀態(tài)）只能在同一時(shí)鐘跳變沿的情況下才能從一個(gè)狀態(tài)轉(zhuǎn)向另一個(gè)狀態(tài)。

本設(shè)計(jì)的有限個(gè)狀態(tài)編碼使用獨(dú)熱碼形式，即寄存器組每一個(gè) bit位代表一種狀態(tài)（如“0100”，“1000”為四態(tài)機(jī)中的兩種狀態(tài)），這種狀態(tài)碼的好處是避免了狀態(tài)混亂。狀態(tài)機(jī)采用Mealy型有限狀態(tài)機(jī)，這種狀態(tài)機(jī)的下一個(gè)狀態(tài)不但取決于各個(gè)輸入值，還取決于當(dāng)前所在狀態(tài)，符合UART的工作原理。

邏輯控制模塊、數(shù)據(jù)接收模塊和發(fā)送模塊的設(shè)計(jì)都使用到了狀態(tài)機(jī)，其中以邏輯狀態(tài)機(jī)為主狀態(tài)機(jī)，其余兩個(gè)為從狀態(tài)機(jī)。確定各種工作狀態(tài)和工作流程后便可構(gòu)建出狀態(tài)圖，方便直觀地進(jìn)行后續(xù)設(shè)計(jì)。

圖3 邏輯控制模塊狀態(tài)圖Fig.3 State chart of logic control module

通過(guò)狀態(tài)圖可以方便、準(zhǔn)確地得到程序設(shè)計(jì)[7]框圖如圖4所示。

3 各模塊設(shè)計(jì)

3.1 波特率發(fā)生器

圖4 程序流程圖Fig.4 Flow chart of program

串口通信必須要設(shè)定波特率，本設(shè)計(jì)采用的波特率為9 600 bit/s。產(chǎn)生波特率的時(shí)鐘頻率是越高越好，這樣才可產(chǎn)生較高且精確的波特率。設(shè)計(jì)選用50 M主頻率要產(chǎn)生9 600 bit/s波特率，每傳送一位數(shù)據(jù)需要5 208.33個(gè)時(shí)鐘周期。取一個(gè)最接近的數(shù)是5 208，則波特率為9 600.61，其誤差約為0.006%，誤碼率很低可以確保通信正常。

波特率發(fā)生器要解決的另一個(gè)關(guān)鍵性問(wèn)題是確保準(zhǔn)確地捕獲起始位“0”。即時(shí)準(zhǔn)確地捕獲起始位不僅決定通信是否順暢開(kāi)始，而且還影響后續(xù)的數(shù)據(jù)采樣過(guò)程可靠地進(jìn)行。方案采取了16分頻的波特率發(fā)生器，即通過(guò)對(duì)50 M總時(shí)鐘源分頻，得到一個(gè)9 600×16 Hz的時(shí)鐘進(jìn)行數(shù)據(jù)傳輸，這樣每16個(gè)時(shí)鐘信號(hào)采樣1 bit數(shù)據(jù)。在Rxd數(shù)據(jù)接收端口接收到從空閑高電平“1”跳變?yōu)槠鹗嘉坏碗娖健?”信號(hào)后，連續(xù)8個(gè)分頻周期確認(rèn)是否是起始位。若是連續(xù)的低電平則捕獲起始位，自此之后每16個(gè)時(shí)鐘周期讀取1 bit數(shù)據(jù)。這種方法不僅確保了起始位的準(zhǔn)確捕獲，而且使數(shù)據(jù)采樣點(diǎn)處于了數(shù)據(jù)的正中央保證了數(shù)據(jù)的準(zhǔn)確。

3.2 接收器

在波特率發(fā)生器捕獲起始位并啟動(dòng)后，接收器將開(kāi)始工作。其主要工作是接收每一位數(shù)據(jù)，將串行數(shù)據(jù)移位存入緩沖寄存器，并在接收完一字節(jié)數(shù)據(jù)后將數(shù)據(jù)存入鎖存器完成串并轉(zhuǎn)換，同時(shí)發(fā)出char_ok信號(hào)通知邏輯控制模塊一個(gè)字節(jié)的數(shù)據(jù)已經(jīng)接收完畢。

接收器的部分程序如下所示：

//接收器處在接受狀態(tài)

Rev：

if （num_1<8） begin char[num_1]=Rxd；num_1=num_1+1；end

else begin num_1<=0；char_ok<=1；char_buf<=char；state<=Idle；end

3.3 邏輯處理模塊

邏輯處理模塊是模擬UART的決策模塊。它主要完成PC機(jī)與CPLD的握手、數(shù)據(jù)處理和數(shù)據(jù)校驗(yàn)、狀態(tài)分析與給收發(fā)模塊提供決策。

PC機(jī)要向CPLD發(fā)數(shù)據(jù)時(shí)，先向串口發(fā)送FF，F(xiàn)F表示PC機(jī)要與CPLD建立聯(lián)系。CPLD收到這個(gè)信息后，由邏輯模塊的talk信號(hào)通知發(fā)射模塊握手情況，發(fā)送器通過(guò)串口給PC機(jī)反饋信息，DD表示CPLD收到了PC機(jī)的要求并同意建立聯(lián)系，CC表示握手不成功PC機(jī)可以再次發(fā)出請(qǐng)求。握手成功后，PC機(jī)要向CPLD發(fā)出命令字符，E1表示寫(xiě)，E2表示讀。

隨后進(jìn)入數(shù)據(jù)接收或發(fā)送狀態(tài)，每個(gè)數(shù)據(jù)包接收完畢后邏輯處理模塊進(jìn)入下一狀態(tài)——數(shù)據(jù)校驗(yàn)狀態(tài)。根據(jù)上文提到的本設(shè)計(jì)的數(shù)據(jù)校驗(yàn)采用和校驗(yàn)，數(shù)據(jù)校驗(yàn)完后邏輯處理模塊會(huì)根據(jù)校驗(yàn)結(jié)果給出信號(hào)check，通知發(fā)送模塊Txd發(fā)送反饋信息給PC機(jī)。

邏輯控制模塊的部分程序如下所示：

……

//握手并作出決策

if（char==8'hff） begin stat<=Comd；tkok<=1；end

……

//E1H、E2H分別代表寫(xiě)和讀命令

if（char==8'he1） stat<=Write；

else if（char==8‘he2） stat<=Read；

……

//對(duì)數(shù)據(jù)進(jìn)行和校驗(yàn)

if（sum==char） chok<=2’b01；

else chok<=2’b10；

在邏輯接收模塊中的重點(diǎn)是握手環(huán)節(jié)，它體現(xiàn)了PC機(jī)與CPLD相互對(duì)話的關(guān)鍵，后面兩者的互相通信都是基于此而建立的。應(yīng)用上述思路設(shè)計(jì)的握手環(huán)節(jié)時(shí)序仿真如圖5所示。

圖5 時(shí)序仿真圖Fig.5 Diagram of timing simulation

如圖所示當(dāng)char接收寄存器通過(guò)Rxd接收到一個(gè)字符信息后發(fā)出char_ok信號(hào)，經(jīng)邏輯控制模塊得知是握手信息FF后，觸發(fā)握手成功talk信號(hào)，并在下一時(shí)鐘上升沿Txd從空閑狀態(tài)的高電平“1”變?yōu)槠鹗嘉弧?”準(zhǔn)備發(fā)送反饋信息給PC機(jī)。

3.4 發(fā)送器

發(fā)送器在接收邏輯處理模塊給出的命令后發(fā)送相應(yīng)的數(shù)據(jù)給PC機(jī)。發(fā)送內(nèi)容主要包括：數(shù)據(jù)正確或握手成功信息DD，示意PC機(jī)繼續(xù)下一步操作；數(shù)據(jù)重發(fā)或握手失敗CC，示意PC機(jī)重新發(fā)送數(shù)據(jù)；以及PC機(jī)欲從嵌入式系統(tǒng)中讀出的數(shù)據(jù)。

//判斷數(shù)據(jù)類(lèi)型

if（check_ok==1||talk_ok==1） tank<=8‘hdd；

else if（check_no==1||talk_no==1） tank<=8‘hcc；

else if（read） tank<=data；

…

//發(fā)送數(shù)據(jù)

Snd：

if （num_2<8） beginbusy<=1；Txd<=tank[num_2]；num_2=num_2+1；end

else begin num_2<=0；busy<=0； sta<=Idl；end

4 實(shí)驗(yàn)驗(yàn)證

工程設(shè)計(jì)的某嵌入式系統(tǒng)要求PC機(jī)向CPLD發(fā)送數(shù)據(jù)。CPLD選用ATREL公司的MAX7000系列芯片EPM7128SLC84-15[8]。芯片擁有2 500個(gè)可使用門(mén)陣列、128個(gè)宏單元、8個(gè)邏輯陣列塊、84個(gè)用戶(hù)I/O接口。CPLD的IO操作電平是TTL電平，通過(guò)MAX232電平轉(zhuǎn)換芯片將PC機(jī)串口電平轉(zhuǎn)換為T(mén)TL電平，就建立起了串口通信的電氣基礎(chǔ)。PC機(jī)上擁有VC++編寫(xiě)的數(shù)據(jù)下載程序[9-10]，波特率為9 600 bit/s，每個(gè)數(shù)據(jù)幀含1位起始位，8位數(shù)據(jù)位，無(wú)校驗(yàn)位，1位停止位。通信數(shù)據(jù)格式用上文提到的和校驗(yàn)數(shù)據(jù)格式，以數(shù)據(jù)包為單位發(fā)送，如圖6所示。

圖6 數(shù)據(jù)下載Fig.6 Data download

從實(shí)驗(yàn)結(jié)果可看到PC機(jī)每發(fā)送一個(gè)完整的15 Byte數(shù)據(jù)包，CPLD回復(fù)握手成功和數(shù)據(jù)校驗(yàn)正確，表明設(shè)計(jì)可行。

5 結(jié)束語(yǔ)

本文從工程設(shè)計(jì)實(shí)際出發(fā)，沒(méi)有選取通用的UART芯片，通過(guò)分析異步通信中UART的結(jié)構(gòu)特點(diǎn)，運(yùn)用CPLD的豐富資源和一些工程技術(shù)制作了自定義通信數(shù)據(jù)包格式的串口通信模塊。通過(guò)與PC機(jī)上數(shù)據(jù)傳輸程序聯(lián)試，實(shí)現(xiàn)了信息的傳輸和人機(jī)互動(dòng)，證明設(shè)計(jì)方案的正確。如今嵌入式技術(shù)應(yīng)用十分廣泛而且市場(chǎng)需求很廣闊，PC機(jī)與嵌入式系統(tǒng)的通信實(shí)現(xiàn)了人機(jī)互動(dòng)使系統(tǒng)功能更加強(qiáng)大。研究對(duì)增強(qiáng)嵌入式系統(tǒng)操作性有重要意義。

[1]百度百科.RS-232C協(xié)議.[EB/OL][2011-03-13].http：//baike.baidu.com/view/542659.htm.

[2]Bob Zeidman.基于FPGA＆CPLD的數(shù)字IC設(shè)計(jì)方法 [M].北京：北京航空航天大學(xué)出版社，2004.

[3]廖裕評(píng)，陸瑞強(qiáng).CPLD數(shù)字電路設(shè)計(jì) [M].北京：清華大學(xué)出版社，2003.

[4]宋萬(wàn)杰，羅豐，吳順君.CPLD技術(shù)及其應(yīng)用[M].西安：西安電子科技大學(xué)出版社，2001：15-27.

[5]張?jiān)?可編程邏輯器件設(shè)計(jì)及應(yīng)用 [M].北京：機(jī)械工業(yè)出版社，2003：35-40.

[6]姚遠(yuǎn)，李辰.FPGA應(yīng)用開(kāi)發(fā)入門(mén)與典型實(shí)例[M].北京：人民郵電出版社，2010：118-125.

[7]袁本榮，劉萬(wàn)春，賈去得.用Verilog HDL進(jìn)行FPGA設(shè)計(jì)的一些基本方法[J].微計(jì)算機(jī)信息，2004，20（6）：93-94.YUAN Ben-rong，LIU Wan-chun，JIA Qu-de.FPGA design using Verilog HDL to some of the basic method [J].Computer Information， 2004，20（6）：93-94.

[8]alteral Home page.MAX 7000 Programmable Logic Device Family[EB/OL].[2011-03-15].http：//www.altera.com.cn/literature/lit-m7k.

[9]劉銳寧，梁水，宋坤.Vsual C++開(kāi)發(fā)技術(shù)大全[M].北京：人民郵電出版社，2009：581-598.

[10]周韌研，商斌.Visaul C++串口通信開(kāi)發(fā)入門(mén)與編程實(shí)踐[M].北京：電子工業(yè)出版社，2009.