用于提高ADC性能的自適應Dither結(jié)構(gòu)

1 自適應Dither

Dither結(jié)構(gòu)具有寬帶和窄帶形式。窄帶Dither是在模擬輸入信號帶寬以外加入Dither噪聲，通過輸出端的數(shù)字帶通濾波器將窄帶Dither濾去，對ADC的SNR影響主要在于數(shù)字帶通濾波器的性能，因而對數(shù)字帶通濾波器的要求很高，實際應用難度較大。寬帶按信號幅度又可以分為小幅度和大幅度兩種形式。小幅度的主要作用是將量化噪聲隨機化，提高ADC分辨率以及減小相干采樣而產(chǎn)生的諧波[4]；大幅度除了具有小幅度的作用外，還具有在統(tǒng)計意義上減小ADC DNL誤差的作用[5-6]，提高ADC的SFDR，如圖1所示。盡管大幅度Dither在提高ADC的DNL方面較小幅度Dither的效果明顯[7]，但過大幅度的Dither會使輸入信號溢出，從而降低輸入信號的動態(tài)范圍。

本文針對12位流水線型ADC結(jié)構(gòu)，提出一種自適應寬帶大幅度Dither結(jié)構(gòu)，在提高輸入信號動態(tài)范圍的同時，改善ADC的性能指標[8]。

圖1 Dither對DNL的平均化

2 自適應Dither結(jié)構(gòu)

寬帶大幅度Dither的自適應Dither結(jié)構(gòu)框圖如圖2所示。該結(jié)構(gòu)首先對輸入模擬信號的幅度進行檢測，并根據(jù)檢測信息自適應地產(chǎn)生基于PN序列的大幅度Dither，使得加上Dither后的輸入信號滿足高速ADC的輸入量程范圍。當ADC轉(zhuǎn)換完成后，再從轉(zhuǎn)換后的數(shù)字部分去除PN序列Dither，既可保證ADC輸入信號不會因溢出情況而導致錯誤的轉(zhuǎn)換碼本，又可通過加入大幅度Dither改善ADC的動態(tài)性能。

圖2 自適應Dither結(jié)構(gòu)

ADC輸入信號溢出分為向下溢出和向上溢出兩種情況，為了解決這兩種溢出問題，采用兩個比較器實現(xiàn)對信號最小值和最大值幅度檢測，并根據(jù)檢測結(jié)果自適應地對PN序列做出調(diào)整。假設(shè)輸入信號為s(t)，A為溢出檢測的模擬電壓值，則高速比較器的輸出結(jié)果為：

式中，( )b表示高速比較器對輸入模擬信號幅度判斷后所輸出的二進制序列。假設(shè)Vref為ADC的參考電壓，則所加入Dither的最大幅度為Vref–A，即負責將PN序列轉(zhuǎn)換為模擬擾動噪聲的DAC的參考電壓為±(Vref–A)。得到輸入信號幅度的信息后，再由式(1)得出的flag參數(shù)對采用乘同余或Fibonacci方法所產(chǎn)生的PN序列進行自適應調(diào)節(jié)，使得其通過DAC轉(zhuǎn)換的模擬擾動噪聲與輸入模擬信號相加后不會導致溢出。調(diào)節(jié)通過下式實現(xiàn)：

其中，m為PN序列的比特位數(shù)。

首先由高速比較器對輸入模擬信號的幅度進行檢測，再根據(jù)檢測結(jié)果按照式(2)對PN序列進行調(diào)制。當輸入的模擬信號幅度大于A時，將PN序列的最高有效位清0，保證Dither的幅度為負極性；當輸入模擬信號的幅度小于–A時，將PN序列的最高有效位置1，保證Dither的幅度為正極性。DAC負責將自適應PN序列轉(zhuǎn)換為模擬擾動信號，其參考電壓為為ADC的參考電壓，則自適應Dither的幅度為：

圖3 自適應PN序列

圖3為自適應Dither隨輸入信號幅度自適應調(diào)整的仿真波形，從圖中可以看出，當輸入信號幅度過高或者過低時，自適應模塊對Dither的幅度進行調(diào)整，從而保證加入大幅度Dither后輸入到ADC的模擬信號不會超過ADC的參考電壓。

3 建模與仿真

3.1 Simulink下的建模

本文對自適應Dither結(jié)構(gòu)進行仿真的平臺為Simulink，Simulink為Matlab所提供的是一個基于圖形化輸入的仿真搭建平臺。對自適應Dither結(jié)構(gòu)進行仿真的目標ADC為一個在Simulink下搭建的12位流水線型ADC行為級模型。ADC行為級模型的搭建主要包括采樣保持電路模型、子ADC模型與MDAC電路模型[9-10]。運算放大器是采樣保持電路的核心部分，其結(jié)構(gòu)包括有限直流增益、單位增益帶寬、壓擺率、建立時間、寄生電容等，在行為級建模時主要考慮這些因素。子ADC模塊主要由比較器組成，失調(diào)電壓是比較器的一個非理想因素，是該模塊行為級建模時的主要誤差源之一。MDAC主要實現(xiàn)數(shù)模轉(zhuǎn)換、減法、級間殘差放大等功能，主要考慮運算放大器的非理想因素和開關(guān)熱噪聲、電容不匹配、寄生電容等因素的影響[11-12]。

自適應Dither的系統(tǒng)整體仿真結(jié)構(gòu)如圖4所示，其中比較器模塊用于實現(xiàn)對信號幅度的檢測，該模塊主要以Simulink所提供的多輸入加法器以及邏輯運算單元實現(xiàn)。自適應PN序列產(chǎn)生模塊首先以Simulink中的Uniform Random Number產(chǎn)生均勻分布隨機浮點數(shù)，然后由Uniform Encoder模塊將所產(chǎn)生的均勻分布隨機浮點數(shù)變?yōu)镻N序列，最后根據(jù)高速比較器模塊所提供的信息，通過采用bit set或bit clear模塊將PN序列的最高有效位置1或清0，實現(xiàn)對PN序列的自適應調(diào)節(jié)。DAC模塊主要通過Simulink所提供的Uniform Decoder實現(xiàn)。由于12位目標ADC是一個流水線結(jié)構(gòu)ADC，其會對模擬信號的量化產(chǎn)生一定的延時，所以在Dither去除前，必須采用延時模塊對PN序列進行適當?shù)难訒r對準，從而在ADC轉(zhuǎn)換后的數(shù)字碼字中減去Dither所對應的PN序列。

圖4 自適應寬帶大幅度Dither建模

3.2 仿真

大幅度Dither能夠在統(tǒng)計意義上減小DNL，其提高ADC動態(tài)性能的重要原因是能夠?qū)⑤斎肽M信號隨機化，打亂原本固定的碼字分布。圖5為正弦單頻信號完成量化后的碼字分布情況，正弦單頻信號的頻率為503 Hz，幅度為1 V。圖5a為未加入Dither時碼字分布情況，圖5b為加入1/2信號幅度的自適應寬帶大幅度Dither后的碼字分布情況。從圖5中可以看出，加入Dither后，被量化碼字的分布相對更加均勻，消除了部分錯誤碼字造成的積累效應。

采用量化后信號的FFT頻譜特性分析ADC的動態(tài)性能。首先將ADC量化后的數(shù)據(jù)通過加窗截取，然后進行FFT變換到頻域，最后對其頻譜特性進行分析。目標ADC級間增益誤差為1%時，量化碼字進行16384點FFT變化后的頻譜如圖6所示，其中，圖6a為未加入Dither的頻譜，圖6b～圖6d分別為加入幅度為1/2、1/4、1/8輸入信號自適應Dither后的頻譜?？梢钥闯?，加入1/2信號幅度的Dither后，原頻譜的毛刺與諧波基本消失，ADC的SFDR提高約15 dB，其動態(tài)性能得到了大幅度的提高。隨著自適應Dither幅度的降低，ADC的動態(tài)性能也有所下降。

所以，在保證ADC輸入信號動態(tài)范圍的同時，寬帶大幅度Dither信號幅度越大，ADC的動態(tài)性能越好。

圖6 動態(tài)性能仿真

4 總結(jié)

大幅度Dither除了具有小幅度Dither的量化噪聲隨機化，可提高ADC分辨率以及減小相干采樣而產(chǎn)生的諧波作用外，還具有在統(tǒng)計意義上減小ADC的DNL誤差，改善ADC的SFDR，提高ADC的性能的作用。但是，大幅度Dither的加入可能導致信號的溢出問題。

基于12位流水線型ADC結(jié)構(gòu)，本文提出了一種自適應寬帶大幅度Dither結(jié)構(gòu)，并且在Simulink平臺上對該結(jié)構(gòu)進行建模和仿真驗證，結(jié)果表明，不僅有效地解決了由于大幅度Dither的加入而造成的輸入信號動態(tài)范圍減小的缺點，而且還提高了高速流水線型ADC的動態(tài)性能。

[1] WAGDY Z, FAWZY M. Effect of additive dither on the resolution of ADC’s w ith single-bit or multibit errors[J].IEEE Transactions on Instrumentation and Measurement,1996, 45(2): 610-615.

[2] DIAS P, SILVA G, CRUZ S. Dithering performance of oversampled ADC systems affected by hysteresis[J]. Journal of the International Measurement Confederation, 2002,32(1): 51-59.

[3] SURESH B, WOLLMAN H B. Testing an ADC linearized w ith pseudorandom dither[J]. IEEE Transactions on Instrumentation and Measurement, 1998, 47(4): 839-848.

[4] BLESSER B, LOCANTIHI B. The application of narrowband Dither operating at the Nyquist frequency indigital systems to provide improvedsSignal to noise ratio over conventional Dithering[J]. Audio Eng, 1987, 35(6):446-454.

[5] ANNA D. A-D conversion w ith Dither signal-possiblities and limitations[J]. Measurement Science Review, 2001, 1(1):75-78.

[6] WAGDY M F, NG W. Validity of uniform quantization error model for sinusoidal signals w ithout and w ith Dither[J].IEEE Transaction on Instrumentation and Measurement,1989, 38(3): 718-722.

[7] SIRAGURSA E, GALTON I. A digitally enhanced 1.8 V 15 bit 40 MSample/s CMOS pipelined ADC[J]. IEEE Journal Solid-State Circuits, 2004, 39(12): 2126-2138.

[8] SHU Y S, SONG B S. A 15 bit linear 20 MSample/s pipelined ADC digitally calibrated w ith signal-dependent Dithering[J]. IEEE Journal of Solid-State Circuits, 2008,43(2): 342-350.

[9] BJMSEN J, YRTERDA T. Behavioral modeling and simulation of high-speed analog-to-digital converters using systemC[C]//IEEE International Symposium on Circuit and Systems.[S.l.]: IEEE, 2003, 906-909.

[10]BILHAN E, ESTRADA P C. Behavioral model of pipeline ADC by using simulink[J]. Southwest Symposium on M ixed-Signal Design, 2001, 147-151.

[11] 陳廷乾, 許俊, 朱凱, 等. 高精度流水線A/D轉(zhuǎn)換器誤差分析與系統(tǒng)設(shè)計[J]. 微電子學, 2008, 38(1): 126-128.

CHEN Ting-qian, XU Jun, ZHU Kai, et al. Error analysis and system design of high-accuracy pipelined A/D converters [J]. M icroelectronics, 2008, 38(1): 126-128.

[12] 程夢璋, 景為平. 新型流水線ADC的設(shè)計與分析[J]. 電子科技大學學報, 2008, 37(6): 930-933.

CHENG Meng-zhang, JING Wei-ping. Design and analysis of a novelpipelined ADC[J]. Journal of University of Electronic Science and Technology of China, 2008, 37(6):930-933.

編輯張俊